JPH0695304B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPH0695304B2 JPH0695304B2 JP62007577A JP757787A JPH0695304B2 JP H0695304 B2 JPH0695304 B2 JP H0695304B2 JP 62007577 A JP62007577 A JP 62007577A JP 757787 A JP757787 A JP 757787A JP H0695304 B2 JPH0695304 B2 JP H0695304B2
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- JP
- Japan
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- count
- register
- latch
- local bus
- data processing
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割に制御される複数のカウンタを有する
データ処理装置に関し、特にカウンタの値を読み出す命
令を実行する際の命令実行効率の低下を補う機能を備え
たデータ処理装置に関する。
データ処理装置に関し、特にカウンタの値を読み出す命
令を実行する際の命令実行効率の低下を補う機能を備え
たデータ処理装置に関する。
従来、複数のカウンタを内蔵するデータ処理装置におい
ては、回路を削減するために時分割にこれら複数のカウ
ンタを動作させる手法がよく用いられている。以下に、
カウンタを有する従来のデータ処理装置について説明す
る。
ては、回路を削減するために時分割にこれら複数のカウ
ンタを動作させる手法がよく用いられている。以下に、
カウンタを有する従来のデータ処理装置について説明す
る。
第６図は従来のデータ処理装置全体の構成を示すブロッ
ク図である。データ処理装置は実行部601,プログラムメ
モリ602,データメモリ604,割込み制御部603及びカウン
タ部605を有し、これらは内部バス607を介して相互に接
続されている。実行部603はプログラムメモリ602から命
令コードを読み出して実行し、処理データをデータメモ
リ604に格納する。また、割込み制御部603は外部から端
子を経由してカウンタ部605に入力されるラッチ指令信
号608を受けて、実行部603に対して割込み要求信号606
を出力する。実行部601は割込み要求信号606がアクティ
ブになったことを検知すると割込み処理を起動する。
ク図である。データ処理装置は実行部601,プログラムメ
モリ602,データメモリ604,割込み制御部603及びカウン
タ部605を有し、これらは内部バス607を介して相互に接
続されている。実行部603はプログラムメモリ602から命
令コードを読み出して実行し、処理データをデータメモ
リ604に格納する。また、割込み制御部603は外部から端
子を経由してカウンタ部605に入力されるラッチ指令信
号608を受けて、実行部603に対して割込み要求信号606
を出力する。実行部601は割込み要求信号606がアクティ
ブになったことを検知すると割込み処理を起動する。
次に第７図のブロック図を用いて３本のカウントレジス
タを時分割に制御する場合のカウンタ部の構成について
て説明する。カウンタ部605は３本のカウントレジスタ7
00−ｉ（ｉ＝1,2,3）とカウントレジスタの値をラッチ
指令信号702−ｉ（ｉ＝1,2,3）がアクティブの時に一時
的に記憶する３本の記憶レジスタ701−ｉ（ｉ＝1,2,
3），カウントレジスタの内容をカウントアップするイ
ンクリメンタ703と、その結果をラッチするラッチ704,
さらに、カウントレジスタとインクリメンタ，ラッチを
接続する第１のローカルバス705と、内部バス708と記憶
レジスタ701−ｉを接続する第２のローカルバス707及び
第１のローカルバス705と第２のローカルバス707を接続
する接続制御回路706と第２のローカルバス707と内部バ
ス708の接続を制御する接続制御回路709から構成され
る。
タを時分割に制御する場合のカウンタ部の構成について
て説明する。カウンタ部605は３本のカウントレジスタ7
00−ｉ（ｉ＝1,2,3）とカウントレジスタの値をラッチ
指令信号702−ｉ（ｉ＝1,2,3）がアクティブの時に一時
的に記憶する３本の記憶レジスタ701−ｉ（ｉ＝1,2,
3），カウントレジスタの内容をカウントアップするイ
ンクリメンタ703と、その結果をラッチするラッチ704,
さらに、カウントレジスタとインクリメンタ，ラッチを
接続する第１のローカルバス705と、内部バス708と記憶
レジスタ701−ｉを接続する第２のローカルバス707及び
第１のローカルバス705と第２のローカルバス707を接続
する接続制御回路706と第２のローカルバス707と内部バ
ス708の接続を制御する接続制御回路709から構成され
る。
次に、カウンタ部の動作について第８図のブロック図と
第９図のタイムチャートを用いて説明する。
第９図のタイムチャートを用いて説明する。
１本のカウントレジスタのカウントアップ動作は２サイ
クルを単位として行われる。第１サイクル（以下T1サイ
クルという）では第１のカウントレジスタ700−１の内
容を第１のローカルバス705に出力し、インクリメンタ7
03はカウントアップ動作を行い、その結果をラッチ704
にラッチする。また、このサイクルでは実行部601は第
２のローカルバス707と内部バス708を接続制御回路709
で接続し任意の記憶レジスタ701−ｉ（ｉ＝1,2,3）の内
容を読み出すことができる。第２サイクル（以下T2サイ
クルという）では、T1サイクルでラッチ704にラッチさ
れているカウントアップ値を第１のローカルバス705に
出力し、第１のカウントレジスタ700−１はその値を取
り込む。これで第１のカウントレジスタ700−１のカウ
ントアップ動作が完了する。また、このサイクルでは第
１のローカルバス705は接続制御回路706によって第２の
ローカルバス707に接続され、カウントアップされた値
は第２のローカルバス707に出力される。このとき、デ
ータ処理装置の外部から端子を経由してラッチ指令信号
702−１がアクティブになると第１の記憶レジスタ701−
１は第２のローカルバス707上のデータをラッチする。
第１の記憶レジスタ701−１は次に端子にラッチ指令信
号702−１が入力されるまでラッチしたデータを保持す
る。実行部601はこのT2タイミングにおいて第２のロー
カルバスと内部バスを接続制御回路709により接続し、
内部バス708上のデータを取り込むことによって第１の
カウントレジスタ（700−１）のリード動作を行うこと
ができる。
クルを単位として行われる。第１サイクル（以下T1サイ
クルという）では第１のカウントレジスタ700−１の内
容を第１のローカルバス705に出力し、インクリメンタ7
03はカウントアップ動作を行い、その結果をラッチ704
にラッチする。また、このサイクルでは実行部601は第
２のローカルバス707と内部バス708を接続制御回路709
で接続し任意の記憶レジスタ701−ｉ（ｉ＝1,2,3）の内
容を読み出すことができる。第２サイクル（以下T2サイ
クルという）では、T1サイクルでラッチ704にラッチさ
れているカウントアップ値を第１のローカルバス705に
出力し、第１のカウントレジスタ700−１はその値を取
り込む。これで第１のカウントレジスタ700−１のカウ
ントアップ動作が完了する。また、このサイクルでは第
１のローカルバス705は接続制御回路706によって第２の
ローカルバス707に接続され、カウントアップされた値
は第２のローカルバス707に出力される。このとき、デ
ータ処理装置の外部から端子を経由してラッチ指令信号
702−１がアクティブになると第１の記憶レジスタ701−
１は第２のローカルバス707上のデータをラッチする。
第１の記憶レジスタ701−１は次に端子にラッチ指令信
号702−１が入力されるまでラッチしたデータを保持す
る。実行部601はこのT2タイミングにおいて第２のロー
カルバスと内部バスを接続制御回路709により接続し、
内部バス708上のデータを取り込むことによって第１の
カウントレジスタ（700−１）のリード動作を行うこと
ができる。
以上の２サイクルで第１のカウントレジスタ（700−
１）のカウントアップ動作と第１の記憶レジスタへの記
憶動作は終了し、次のT1サイクルでは第２のカウントレ
ジスタ（700−２）のカウントアップ動作を行う。これ
らの動作をくりかえすことにより、複数のカウントレジ
スタの時分割処理が実現される。
１）のカウントアップ動作と第１の記憶レジスタへの記
憶動作は終了し、次のT1サイクルでは第２のカウントレ
ジスタ（700−２）のカウントアップ動作を行う。これ
らの動作をくりかえすことにより、複数のカウントレジ
スタの時分割処理が実現される。
上述した従来のデータ処理装置は、実行部601が第ｎカ
ウンタのカウント値をリードする命令を実行した場合、
リードする対象となる第ｎカウンタのT2サイクルがくる
まで実行部601は命令実行を待たなければならない。例
えば第９図のタイミングチャートにおい、実行部601がt
0のタイミングで第１カウントレジスタをリードしたと
すると、実行部はt1サイクルまで待たないと第１カウン
トレジスタのデータをリードすることができない。ま
た、t2サイクルで第２カウントレジスタをリードしたと
すると、t5サイクルまで待たなければならない。
ウンタのカウント値をリードする命令を実行した場合、
リードする対象となる第ｎカウンタのT2サイクルがくる
まで実行部601は命令実行を待たなければならない。例
えば第９図のタイミングチャートにおい、実行部601がt
0のタイミングで第１カウントレジスタをリードしたと
すると、実行部はt1サイクルまで待たないと第１カウン
トレジスタのデータをリードすることができない。ま
た、t2サイクルで第２カウントレジスタをリードしたと
すると、t5サイクルまで待たなければならない。
このように、従来のデータ処理装置を頻繁にカウントレ
ジスタをリードするようなシステムに応用した場合、命
令の処理速度が低下してしまうこと、および同一の命令
でもカウンタ部の動作タイミングによって処理速度が大
きく変わってしまうので命令の実行時間を計算し難いと
いう欠点があった。
ジスタをリードするようなシステムに応用した場合、命
令の処理速度が低下してしまうこと、および同一の命令
でもカウンタ部の動作タイミングによって処理速度が大
きく変わってしまうので命令の実行時間を計算し難いと
いう欠点があった。
したがって本発明の目的はハードウェアの負担を極力抑
えながら、処理能力を低下させることのないデータ処理
装置を提供することにある。
えながら、処理能力を低下させることのないデータ処理
装置を提供することにある。
本発明によるデータ処理装置は、プログラム及び各種デ
ータを記憶するメモリ部と、プログラムによる処理を実
行する実行部と、所定のクロックを計数するカウンタ及
びカウンタの値を一時的に記憶する記憶レジスタを備え
たカウンタ装置と、カウンタの値を記憶レジスタへ記憶
する動作を制御する制御回路を有している。
ータを記憶するメモリ部と、プログラムによる処理を実
行する実行部と、所定のクロックを計数するカウンタ及
びカウンタの値を一時的に記憶する記憶レジスタを備え
たカウンタ装置と、カウンタの値を記憶レジスタへ記憶
する動作を制御する制御回路を有している。
すなわち、上述した従来のデータ処理装置に対し、本発
明は記憶レジスタの持つ回路を活用し、本来の記憶レジ
スタの持つ機能にカウントレジスタのバッファとしての
機能を付加することにより命令実行効率を向上させんと
するものである。
明は記憶レジスタの持つ回路を活用し、本来の記憶レジ
スタの持つ機能にカウントレジスタのバッファとしての
機能を付加することにより命令実行効率を向上させんと
するものである。
次に本発明による一実施例について説明する。
本発明によるデータ処理装置は第６図に示す様にプログ
ラムを記憶するプログラムメモリ602,データを記憶する
データメモリ604,実行部601,割込み制御部603及びカウ
ンタ部605を有し、これらは内部バス607を介して相互に
接続されている。
ラムを記憶するプログラムメモリ602,データを記憶する
データメモリ604,実行部601,割込み制御部603及びカウ
ンタ部605を有し、これらは内部バス607を介して相互に
接続されている。
第１図はカウンタ部605の内部構成を示すブロック図で
ある。本実施例では３本のカウントレジスタの時分割制
御について説明する。カウンタ部605は３本のカウント
レジスタ100−ｉ（ｉ＝1,2,3）と、カウントレジスタの
値を一時的に記憶する３本の記憶レジスタ101−ｉ（ｉ
＝1,2,3）と、カウントレジスタの内容をカウントアッ
プするインクリメンタ106と、その結果を記憶するラッ
チ107と、カウントレジスタとインクリメンタ及びラッ
チを接続する第１のローカルバス108と、記憶レジスタ
と内部バス106を接続する第２のローカルバス110と、前
記第１のローカルバス108と第２のローカルバス110の接
続を制御する、接続回路109と、第２のローカルバス110
と内部バス111の接続を制御する接続回路112と記憶レジ
スタｎのラッチ動作を制御する制御回路102−ｉ（ｉ＝
1,2,3）から構成される。
ある。本実施例では３本のカウントレジスタの時分割制
御について説明する。カウンタ部605は３本のカウント
レジスタ100−ｉ（ｉ＝1,2,3）と、カウントレジスタの
値を一時的に記憶する３本の記憶レジスタ101−ｉ（ｉ
＝1,2,3）と、カウントレジスタの内容をカウントアッ
プするインクリメンタ106と、その結果を記憶するラッ
チ107と、カウントレジスタとインクリメンタ及びラッ
チを接続する第１のローカルバス108と、記憶レジスタ
と内部バス106を接続する第２のローカルバス110と、前
記第１のローカルバス108と第２のローカルバス110の接
続を制御する、接続回路109と、第２のローカルバス110
と内部バス111の接続を制御する接続回路112と記憶レジ
スタｎのラッチ動作を制御する制御回路102−ｉ（ｉ＝
1,2,3）から構成される。
次にカウンタ部605の動作について説明する。本実施例
にもとづくカウントレジスタのカウントアップ動作の動
作タイミングは従来のデータ処理装置と同じなので、こ
こでは詳細な説明は省略する。第２図は記憶レジスタと
記憶レジスタを制御する制御回路を第１の記憶レジスタ
101−１を例にとり詳細に記述したブロック図である。
にもとづくカウントレジスタのカウントアップ動作の動
作タイミングは従来のデータ処理装置と同じなので、こ
こでは詳細な説明は省略する。第２図は記憶レジスタと
記憶レジスタを制御する制御回路を第１の記憶レジスタ
101−１を例にとり詳細に記述したブロック図である。
従来のデータ処理装置においては、第１の記憶レジスタ
101−１が第１のカウントレジスタ100−１のデータを取
り込むのは端子に入力されるラッチ指令信号103−１が
アクティブになるときだけであった。これに対し本実施
例においては、制御回路102−１で生成されたラッチ信
号105−１によって第１のカウントレジスタ100−１の第
１の記憶レジスタ101−１へのラッチ動作が制御され
る。
101−１が第１のカウントレジスタ100−１のデータを取
り込むのは端子に入力されるラッチ指令信号103−１が
アクティブになるときだけであった。これに対し本実施
例においては、制御回路102−１で生成されたラッチ信
号105−１によって第１のカウントレジスタ100−１の第
１の記憶レジスタ101−１へのラッチ動作が制御され
る。
この動作について第３図のタイミングチャートを用いて
説明する。t0タイミングで第１のカウントレジスタ100
−１の値をａとする。この値はt3x（ｘ＝0,1,2……）の
各タイミングでカウントアップされる。t3タイミングで
ラッチ指令信号103−１がアクティブになると、このタ
イミングのT2サイクルでラッチ信号105−１がアクティ
ブとなり、第１のカウントレジスタ100−１のカウント
アップされた値ａ＋２が第１のカウントレジスタ100−
１にラッチされると同時に、第１の記憶レジスタ101−
１にもラッチされる。同時に、このラッチ指令信号103
−１はRSフリップフロップ201−１の出力をロウレベル
にするので、次のカウントアップタイミングt6では第１
の記憶レジスタ101−１へのラッチ信号は発生せず、第
１の記憶レジスタ101−１はt3タイミングのラッチ指令
信号103−１によりラッチした値（ａ＋２）を保持す
る。そしてt3タイミングに発生するラッチ指令信号103
−１により割込み制御部603が実行部601に割込み要求信
号606を出力すると、実行部601は割込み処理を起動し、
第１の記憶レジスタ101−１に記憶されているデータを
読み込む。このとき第１の記憶レジスタリード信号104
−１がアクティブとなり、RSフリップフロップ201−１
の出力をハイレベルにする。この後、次のラッチ指令信
号103−１がアクティブとなるt12タイミングまでは、第
１のカウントレジスタのカウントアップ信号200−１が
アクティブとなるたびにラッチ信号105−１が発生す
る。第３図のt9がこのタイミングに相当する。また、ラ
ッチ指令信号103−１がアクティブになり第１の記憶レ
ジスタ101−１にデータをラッチした後は、第１の記憶
レジスタ101−１をリードしない限り、次のラッチ指令
信号103−１がアクティブになるまでは第１の記憶レジ
スタ101−１の値を保持する。第３図のt12からt18がこ
れに相当する。したがって、本実施例においては記憶レ
ジスタは従来のデータ処理装置のようにラッチ指令信号
がアクティブになったときのカウントレジスタの値を一
時的に記憶する機能の他に、実行部がこの値を読み込ん
だ後はカウントレジスタと同一の値を常に記憶するバッ
ファとしての機能をあわせ持つことになる。
説明する。t0タイミングで第１のカウントレジスタ100
−１の値をａとする。この値はt3x（ｘ＝0,1,2……）の
各タイミングでカウントアップされる。t3タイミングで
ラッチ指令信号103−１がアクティブになると、このタ
イミングのT2サイクルでラッチ信号105−１がアクティ
ブとなり、第１のカウントレジスタ100−１のカウント
アップされた値ａ＋２が第１のカウントレジスタ100−
１にラッチされると同時に、第１の記憶レジスタ101−
１にもラッチされる。同時に、このラッチ指令信号103
−１はRSフリップフロップ201−１の出力をロウレベル
にするので、次のカウントアップタイミングt6では第１
の記憶レジスタ101−１へのラッチ信号は発生せず、第
１の記憶レジスタ101−１はt3タイミングのラッチ指令
信号103−１によりラッチした値（ａ＋２）を保持す
る。そしてt3タイミングに発生するラッチ指令信号103
−１により割込み制御部603が実行部601に割込み要求信
号606を出力すると、実行部601は割込み処理を起動し、
第１の記憶レジスタ101−１に記憶されているデータを
読み込む。このとき第１の記憶レジスタリード信号104
−１がアクティブとなり、RSフリップフロップ201−１
の出力をハイレベルにする。この後、次のラッチ指令信
号103−１がアクティブとなるt12タイミングまでは、第
１のカウントレジスタのカウントアップ信号200−１が
アクティブとなるたびにラッチ信号105−１が発生す
る。第３図のt9がこのタイミングに相当する。また、ラ
ッチ指令信号103−１がアクティブになり第１の記憶レ
ジスタ101−１にデータをラッチした後は、第１の記憶
レジスタ101−１をリードしない限り、次のラッチ指令
信号103−１がアクティブになるまでは第１の記憶レジ
スタ101−１の値を保持する。第３図のt12からt18がこ
れに相当する。したがって、本実施例においては記憶レ
ジスタは従来のデータ処理装置のようにラッチ指令信号
がアクティブになったときのカウントレジスタの値を一
時的に記憶する機能の他に、実行部がこの値を読み込ん
だ後はカウントレジスタと同一の値を常に記憶するバッ
ファとしての機能をあわせ持つことになる。
次に上述した機能を有するデータ処理装置の利点につい
て説明する。記憶レジスタがカウントレジスタのバッフ
ァとしての機能を持つことにより、実行部がカウントレ
ジスタの内容を読み込もうとした場合、カウントレジス
タではなく、記憶レジスタの内容を読み込むことによっ
ても同一の結果を得ることができる。しかも従来のデー
タ処理装置の動作で説明したように、カウントレジスタ
の内容を実行部が読み込もうとしたときには、カウント
アップ信号がアクティブになるタイミングまで実行を待
たなければならないのに対し、記憶レジスタの内容は任
意のカウントレジスタのカウントアップタイミングのT1
サイクルで読み込むことができる。第３図にその例を示
す。t10のタイミングで実行部が第１のカウントレジス
タ100−１の値（ａ＋４）を読み込もうとしたとき、従
来は実行部はt12まで実行を待たなければならないのに
対し、本実施例ではt11のT1サイクルで第１の記憶レジ
スタ101−１を読めば（ａ＋４）というデータを読むこ
とができる。
て説明する。記憶レジスタがカウントレジスタのバッフ
ァとしての機能を持つことにより、実行部がカウントレ
ジスタの内容を読み込もうとした場合、カウントレジス
タではなく、記憶レジスタの内容を読み込むことによっ
ても同一の結果を得ることができる。しかも従来のデー
タ処理装置の動作で説明したように、カウントレジスタ
の内容を実行部が読み込もうとしたときには、カウント
アップ信号がアクティブになるタイミングまで実行を待
たなければならないのに対し、記憶レジスタの内容は任
意のカウントレジスタのカウントアップタイミングのT1
サイクルで読み込むことができる。第３図にその例を示
す。t10のタイミングで実行部が第１のカウントレジス
タ100−１の値（ａ＋４）を読み込もうとしたとき、従
来は実行部はt12まで実行を待たなければならないのに
対し、本実施例ではt11のT1サイクルで第１の記憶レジ
スタ101−１を読めば（ａ＋４）というデータを読むこ
とができる。
〔実施例２〕 第４図は本発明の第２の実施例を示すブロック図であ
る。本実施例によるデータ処理装置全体の構成と動作は
第１の実施例と同じなので詳細な説明は省略する。
る。本実施例によるデータ処理装置全体の構成と動作は
第１の実施例と同じなので詳細な説明は省略する。
第２の実施例における制御回路は実行部から書き込み動
作が行えるコントロール・フラグを有していることが特
徴である。このコントロール・フラグは、記憶レジスタ
が従来のデータ処理装置と同様にラッチ指令信号が発生
したときのみカウントレジスタの値を記憶するか、ある
いはカウントレジスタのバッファとして機能するか、こ
のいずれかを選択するためのフラグである。
作が行えるコントロール・フラグを有していることが特
徴である。このコントロール・フラグは、記憶レジスタ
が従来のデータ処理装置と同様にラッチ指令信号が発生
したときのみカウントレジスタの値を記憶するか、ある
いはカウントレジスタのバッファとして機能するか、こ
のいずれかを選択するためのフラグである。
では第４図のブロック図と第５図のタイムチャートを用
いて、本実施例にもとづく動作について説明する。t0の
タイミングにおいて第１のカウントレジスタ100−１の
値はａであり、この値はt3x（ｘ＝0,1,2,…）タイミン
グでカウントアップされる。t0のタイミングにおいては
コントロール・フラグ401−１はリセットされているも
のとする。t3タイミングにラッチ指令信号103−１がア
クティブになるとコントロールフラグ401−１がリセッ
トされているのでこのタイミングのT2サイクルで第１の
カウントレジスタ100−１のカウントアップされた値
（ａ＋２）が第１の記憶レジスタ101−１にラッチされ
る。端子に入力されるラッチ指令信号103−１により割
り込み制御部603が割込み要求信号606を発生すると実行
部601は割込み処理を起動する。割込み処理のプログラ
ムにおいて実行部601は第１の記憶レジスタ101−１の内
容を読み込んだ後、コントロールフラグ401−１をセッ
トする命令を実行する。この命令の実行によって第１の
記憶レジスタ101−１は第１のカウントレジスタ100−１
のバッファとして機能することになり、t9サイクルでは
第１のカウントレジスタ100−１のカウントアップされ
た値をラッチする。コントロールフラグ410−１がセッ
トされている間に第１の記憶レジスタ101−１の値を読
み込むことは第１のカウントレジスタ101−１の内容を
読み込むことに他ならない。
いて、本実施例にもとづく動作について説明する。t0の
タイミングにおいて第１のカウントレジスタ100−１の
値はａであり、この値はt3x（ｘ＝0,1,2,…）タイミン
グでカウントアップされる。t0のタイミングにおいては
コントロール・フラグ401−１はリセットされているも
のとする。t3タイミングにラッチ指令信号103−１がア
クティブになるとコントロールフラグ401−１がリセッ
トされているのでこのタイミングのT2サイクルで第１の
カウントレジスタ100−１のカウントアップされた値
（ａ＋２）が第１の記憶レジスタ101−１にラッチされ
る。端子に入力されるラッチ指令信号103−１により割
り込み制御部603が割込み要求信号606を発生すると実行
部601は割込み処理を起動する。割込み処理のプログラ
ムにおいて実行部601は第１の記憶レジスタ101−１の内
容を読み込んだ後、コントロールフラグ401−１をセッ
トする命令を実行する。この命令の実行によって第１の
記憶レジスタ101−１は第１のカウントレジスタ100−１
のバッファとして機能することになり、t9サイクルでは
第１のカウントレジスタ100−１のカウントアップされ
た値をラッチする。コントロールフラグ410−１がセッ
トされている間に第１の記憶レジスタ101−１の値を読
み込むことは第１のカウントレジスタ101−１の内容を
読み込むことに他ならない。
次にt12のタイミングでラッチ指令信号103−１がアクテ
ィブになると、実行部601はその割込み処理プログラム
でまず、コントロール・フラグ401−１をリセットし、
第１のカウントレジスタ100−１のバッファとしての機
能を停止する。その後第１の記憶レジスタ101−１の内
容を読み込んで、ラッチ指令信号103−１発生時の第１
のカウントレジスタ100−１の値を取り込む。その後プ
ログラムにより再びコントロールフラグ401−１をセッ
トして第１のカウントレジスタ100−１のバッファとし
ての機能を再び開始する。
ィブになると、実行部601はその割込み処理プログラム
でまず、コントロール・フラグ401−１をリセットし、
第１のカウントレジスタ100−１のバッファとしての機
能を停止する。その後第１の記憶レジスタ101−１の内
容を読み込んで、ラッチ指令信号103−１発生時の第１
のカウントレジスタ100−１の値を取り込む。その後プ
ログラムにより再びコントロールフラグ401−１をセッ
トして第１のカウントレジスタ100−１のバッファとし
ての機能を再び開始する。
以上説明した様に、第２の実施例においては第１の実施
例と同じく記憶レジスタはカウントレジスタのバッファ
として機能するが、実行部はコントロールフラグを操作
することにより、記憶レジスタが持つ本来の機能とカウ
ントレジスタのバッファ機能を自在にコントロールでき
るという利点がある。しかも、カウントレジスタのバッ
ファとして機能する記憶レジスタの内容を読み込むこと
により従来に比べて命令の実行速度が速いというメリッ
トはそのまま備えている。
例と同じく記憶レジスタはカウントレジスタのバッファ
として機能するが、実行部はコントロールフラグを操作
することにより、記憶レジスタが持つ本来の機能とカウ
ントレジスタのバッファ機能を自在にコントロールでき
るという利点がある。しかも、カウントレジスタのバッ
ファとして機能する記憶レジスタの内容を読み込むこと
により従来に比べて命令の実行速度が速いというメリッ
トはそのまま備えている。
以上説明したように本発明は、カウントレジスタの値を
一時的に記憶する記憶レジスタに、この記憶動作を制御
するわずかな回路を付加するだけで、記憶レジスタにカ
ウントレジスタのバッファとしての機能をもたせ、実行
部の命令実行効率を大きく向上させる効果がある。この
効果は頻繁にカウントレジスタの値を読み込む制御シス
テム等に対しては非常に有効である。
一時的に記憶する記憶レジスタに、この記憶動作を制御
するわずかな回路を付加するだけで、記憶レジスタにカ
ウントレジスタのバッファとしての機能をもたせ、実行
部の命令実行効率を大きく向上させる効果がある。この
効果は頻繁にカウントレジスタの値を読み込む制御シス
テム等に対しては非常に有効である。
また、本実施例においてはカウントレジスタの本数が３
本の場合を示したが、カウントレジスタの本数が増える
ほど、時分割に行われるカウントアップ動作の周期が長
くなるのでカウントレジスタをリードする命令の実行サ
イクルも長くなってしまう。しかし、本発明はカウント
レジスタのカウントアップ周期とは無関係にデータを読
むことができるので、時分割に制御されるカウントレジ
スタの本数が増える程、本発明による効果は大きくな
る。
本の場合を示したが、カウントレジスタの本数が増える
ほど、時分割に行われるカウントアップ動作の周期が長
くなるのでカウントレジスタをリードする命令の実行サ
イクルも長くなってしまう。しかし、本発明はカウント
レジスタのカウントアップ周期とは無関係にデータを読
むことができるので、時分割に制御されるカウントレジ
スタの本数が増える程、本発明による効果は大きくな
る。
第１図は本発明にもとづくカウンタ部の全体構成を示す
ブロック図、第２図は本発明の第１の実施例にもとづく
記憶レジスタと制御回路の詳細な構成を示すブロック
図、第３図は本発明の第１の実施例にもとづくタイムチ
ャート、第４図は本発明の第２の実施例にもとづく記憶
レジスタと制御回路の詳細な構成を示すブロック図、第
５図は本発明の第２の実施例にもとづくタイムチャー
ト、第６図はデータ処理装置の全体構成を示すブロック
図、第７図は従来のデータ処理装置のカウンタ部の構成
を示すブロック図、第８図は従来のデータ処理装置のカ
ウンタ部の動作の概要を示すブロック図、第９図は従来
のデータ処理装置の動作タイムチャートである。 100−i,700−ｉ（ｉ＝1,2,…,n）……カウントレジス
タ、101−i,701−ｉ（ｉ＝1,2,…,n）……記憶レジス
タ、102−ｉ（ｉ＝1,2,…,n）……制御回路、103−i,70
2−ｉ（ｉ＝1,2,…,n）……ラッチ指令信号、104−ｉ
（ｉ＝1,2,…,n）……記憶レジスタリード信号、105−
ｉ（ｉ＝1,2,…,n）……ラッチ信号、106,703……イン
クリメンタ、107,704……ラッチ、108,705……第１のロ
ーカルバス、109,706……接続制御回路、110,707……第
２のローカルバス、111,708,607……内部バス、200−1,
400−１……カウントレジスタカウントアップ信号、200
−２……RSフリップフロップ、401−１……コントロー
ルフラグ、601……実行部、602……プログラムメモリ、
603……割込み制御部、604……データメモリ、605……
カウンタ部、606……割込み要求信号、112,709……接続
制御回路。
ブロック図、第２図は本発明の第１の実施例にもとづく
記憶レジスタと制御回路の詳細な構成を示すブロック
図、第３図は本発明の第１の実施例にもとづくタイムチ
ャート、第４図は本発明の第２の実施例にもとづく記憶
レジスタと制御回路の詳細な構成を示すブロック図、第
５図は本発明の第２の実施例にもとづくタイムチャー
ト、第６図はデータ処理装置の全体構成を示すブロック
図、第７図は従来のデータ処理装置のカウンタ部の構成
を示すブロック図、第８図は従来のデータ処理装置のカ
ウンタ部の動作の概要を示すブロック図、第９図は従来
のデータ処理装置の動作タイムチャートである。 100−i,700−ｉ（ｉ＝1,2,…,n）……カウントレジス
タ、101−i,701−ｉ（ｉ＝1,2,…,n）……記憶レジス
タ、102−ｉ（ｉ＝1,2,…,n）……制御回路、103−i,70
2−ｉ（ｉ＝1,2,…,n）……ラッチ指令信号、104−ｉ
（ｉ＝1,2,…,n）……記憶レジスタリード信号、105−
ｉ（ｉ＝1,2,…,n）……ラッチ信号、106,703……イン
クリメンタ、107,704……ラッチ、108,705……第１のロ
ーカルバス、109,706……接続制御回路、110,707……第
２のローカルバス、111,708,607……内部バス、200−1,
400−１……カウントレジスタカウントアップ信号、200
−２……RSフリップフロップ、401−１……コントロー
ルフラグ、601……実行部、602……プログラムメモリ、
603……割込み制御部、604……データメモリ、605……
カウンタ部、606……割込み要求信号、112,709……接続
制御回路。
Claims (1)
- 【請求項１】複数のカウントレジスタと、前記カウント
レジスタの内容をインクリメントするインクリメンタ
と、前記インクリメンタの出力結果を格納するラッチ回
路と、前記複数のカウントレジスタ、前記インクリメン
タ及び前記ラッチ回路を接続する第１のローカルバス
と、前記第１のローカルバスと第２のローカルバスとの
接続を制御する第１の接続回路と、前記第２のローカル
バスに接続し前記複数のカウントレジスタの内容をそれ
ぞれ記憶する複数の記憶レジスタと、メモリ部と中央処
理装置に接続された内部バスと前記第２のローカルバス
との接続を制御する第２の接続回路と、前記複数の記憶
レジスタにラッチ信号を供給する制御回路とを有し、前
記制御回路は端子に入力されるラッチ指令信号と前記中
央処理装置からの制御信号に応じて前記ラッチ信号を発
生させることを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007577A JPH0695304B2 (ja) | 1987-01-16 | 1987-01-16 | デ−タ処理装置 |
| EP88100620A EP0275125B1 (en) | 1987-01-16 | 1988-01-18 | Data processor capable of accessing the content of internal counters at a high speed |
| DE3851160T DE3851160T2 (de) | 1987-01-16 | 1988-01-18 | Datenprozessor mit schnellem Zugriff zum Inhalt interner Zähler. |
| US07/145,079 US4931983A (en) | 1987-01-16 | 1988-01-19 | Data processor capable of accessing the content of internal counters at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007577A JPH0695304B2 (ja) | 1987-01-16 | 1987-01-16 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175912A JPS63175912A (ja) | 1988-07-20 |
| JPH0695304B2 true JPH0695304B2 (ja) | 1994-11-24 |
Family
ID=11669666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007577A Expired - Lifetime JPH0695304B2 (ja) | 1987-01-16 | 1987-01-16 | デ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4931983A (ja) |
| EP (1) | EP0275125B1 (ja) |
| JP (1) | JPH0695304B2 (ja) |
| DE (1) | DE3851160T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272754B2 (en) * | 2003-09-27 | 2007-09-18 | International Business Machines Corporation | Implementation-efficient multiple-counter value hardware performance counter |
| CN116248088A (zh) * | 2023-03-21 | 2023-06-09 | 维沃移动通信有限公司 | 数据延时方法、装置、电路、电子设备及可读存储介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4300195A (en) * | 1979-08-09 | 1981-11-10 | Motorola, Inc. | CMOS Microprocessor architecture |
| US4327411A (en) * | 1980-03-04 | 1982-04-27 | Bell Telephone Laboratories, Incorporated | High capacity elastic store having continuously variable delay |
| US4516218A (en) * | 1980-06-26 | 1985-05-07 | Texas Instruments Incorporated | Memory system with single command selective sequential accessing of predetermined pluralities of data locations |
| US4514802A (en) * | 1982-03-31 | 1985-04-30 | Harris Corporation | Integrated program counter memory management register and incrementer |
| JPS5998228A (ja) * | 1982-11-27 | 1984-06-06 | Matsushita Electric Ind Co Ltd | タイマ |
-
1987
- 1987-01-16 JP JP62007577A patent/JPH0695304B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-18 DE DE3851160T patent/DE3851160T2/de not_active Expired - Fee Related
- 1988-01-18 EP EP88100620A patent/EP0275125B1/en not_active Expired - Lifetime
- 1988-01-19 US US07/145,079 patent/US4931983A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175912A (ja) | 1988-07-20 |
| US4931983A (en) | 1990-06-05 |
| EP0275125B1 (en) | 1994-08-24 |
| EP0275125A3 (en) | 1991-12-11 |
| EP0275125A2 (en) | 1988-07-20 |
| DE3851160D1 (de) | 1994-09-29 |
| DE3851160T2 (de) | 1995-04-06 |
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