JP3366235B2 - データ読み出し制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ読み出し制
御装置に関し、特に外部メモリや入出力機器などの周辺
機器から読み出されたデータを、このデータ読み出し制
御装置に取り込むタイミングを変更可能とした、データ
読み出し制御装置に関するものである。

【０００２】

【従来の技術】近年のコンピュータシステムにおいて
は、マイクロプロセッサまたはマイクロコンピュータ
（以下、プロセッサと略す）の動作速度の高速化によ
り、周辺機器がプロセッサの処理速度に追従できず、周
辺機器からのデータ読み出し制御時に、データの設定時
間（セットアップ時間）または保持時間（ホールド時
間）の条件を満足できないために、アクセス効率が悪く
なったり、外部回路の付加が必要となることが問題とな
っている。

【０００３】図８は、従来のデータ読み出し制御装置８
００の簡単なブロック図であり、タイミング制御手段８
１０と、データバッファ部８２０と、リード信号生成部
８３０とを備えている。図９は、このタイミング制御手
段８１０の詳細を示すブロック図であり、Ｔ３ステート
信号８１２とクロック信号８１３とからデータ取込タイ
ミング信号８１４を生成するタイミング制御部８１１で
構成されていた。

【０００４】ここで、従来の一般的なデータ読み出し制
御装置８００の動作を、図８，９のブロック図及び図１
０に示すデータ取り込み時のバスサイクルのタイミング
・チャートの例を参照して説明する。

【０００５】この例では、一つのバスサイクルがＴ１か
らＴ４の４つのステートで構成されている。データ取込
タイミング信号８１４は、タイミング制御部８１１に入
力されるＴ３ステート信号８１２とクロック信号８１３
から、Ｔ３ステートのクロック信号８１３の立ち上がり
タイミングに生成される。このタイミングは、クロック
信号８１３、アドレス信号及びリード信号に同期した固
定のタイミングである。

【０００６】この種のデータ取り込み制御において読み
出されたデータが確実に取り込まれるようにするために
は、データ信号８４０の取込タイミング対して、所定の
セットアップ時間とホールド時間を満足するようにデー
タ信号を入力する必要がある。なお、このセットアップ
時間およびホールド時間は、データ取り込み制御装置の
回路構成および構成要素などの特性により規定される。

【０００７】また、図示されていない周辺機器のデータ
出力制御回路は、図１１に模式的なブロック図が示され
ているデータ読み出し制御装置８００を装備したプロセ
ッサ１１００から出力されるアドレス信号１１１０およ
びリード信号１１２０に基づいてデータを出力する制御
方式が一般的に広く採用されている。

【０００８】上述した従来のプロセッサ１１００に装備
されたデータ読み出し制御装置８００と図示されていな
い周辺機器とを接続したシステムにおいては、プロセッ
サ１１００のアドレス出力制御部１１４０から出力され
るアドレス信号１１１０およびリード信号１１２０に対
応して、アクセス対象の周辺機器から出力されデータ読
み出し制御装置８００に入力されるデータ信号８４０
が、当該周辺機器のデータ信号出力特性により、データ
読み出し制御装置８００のデータ取込タイミングに対す
るセットアップ時間およびホールド時間を満足できない
場合、正しいデータを取り込めないという問題が発生す
る。

【０００９】従来、この問題を解決するためには、次の
ような手段が講じられていた。まず、リード信号１１２
０がオフになってからのデータ保持時間が短い周辺機器
からのデータ信号８４０が図１０のタイミング・チャー
トのデータ入力信号Ｂのようなタイミングの場合には、
データ読み出し制御装置８００のデータ取込タイミング
に対するデータ・ホールド時間を満足できないので、こ
のデータ読み出し制御装置の外部にデータ・ホールド時
間を満足するまでデータ信号を保持するデータ信号ラッ
チ回路（図示されていない）を接続した。

【００１０】また、リード信号１１２０が出力されてか
らデータ信号が出力されるまでの遅延時間が長い周辺機
器からのデータ信号８４０が図１０のタイミング・チャ
ートのデータ入力信号Ｃのようなタイミングの場合に
は、データ読み出し制御装置８００のデータ取込タイミ
ングに対するデータ・セットアップ時間を満足できない
ので、日本電気製の１６ビットマイクロプロセッサ「Ｖ
３Ｏ」のＲＥＡＤＹ信号入力による制御などの様に、バ
スサイクル中にウエイトステート（図示されていない）
を挿入することにより、バスサイクルを引き伸ばしてデ
ータ取込タイミングまでの時間を確保していた。

【００１１】

【発明が解決しようとする課題】従来のデータ読み出し
制御装置８００では、入力されるデータ信号の取込タイ
ミングが、このデーク読み出し制御装置内部の特定のタ
イミング信号、具体的には周辺機器のデータ出力制御信
号となるリード信号１１２０の出力タイミングに同期し
たタイミングに一意的に固定されて生成されていた。こ
のため、従来のデータ読み出し制御装置８００では、ア
クセス対象となった周辺機器の出力データ信号の保持時
間が短い場合、データ信号の取込タイミングに対するホ
ールド時間を満足できず、そのままでは正しいデータを
取り込むことができない。この問題は、上述のようにデ
ータホールド時間を満足するまで、出力データ信号をラ
ッチしておくことにより対処できるが、そのためにはデ
ータ読み出し制御装置８００にデータ信号ラッチ回路
（図示されていない）を付加する必要があり、データ読
み出し制御装置８００の回路規模が大きくなるという問
題がある。

【００１２】また、アクセス対象となった周辺機器の出
力データ信号の遅延時間が大きい場合は、データ信号の
取込タイミングに対するデータ信号のセットアップ時間
を満足できず、この場合もそのままでは正しいデータを
取り込むことができない。この場合は、バスサイクルに
ウェイトステートを挿入することにより正しいデータを
取り込むことができる。しかし、この場合は、ウェイト
ステートの挿入によってバスサイクル時間が長くなり、
プログラム処理効率を低下させるという問題が生じる。

【００１３】

【課題を解決するための手段】本発明のデータ読み出し
制御装置は、少なくともクロック制御部とステート制御
部とを備えたプロセッサに含まれ、周辺機器から読み出
されたデータを取り込むデータ取込タイミング信号を生
成するタイミング制御手段が、外部から入力される選択
信号に対応してクロック信号，このクロック信号の反転
信号号及び前記ステート制御部から供給される複数の異
なるタイミング信号の中から所定のタイミング信号及び
トリガー信号を選択するタイミング選択部と、このタイ
ミング選択部で選択された前記所定のタイミング信号及
び前記トリガー信号を入力して前記データ取込タイミン
グ信号を生成するタイミング制御部とを備えている。

【００１４】また、本発明の他のデータ読み出し制御装
置は、データ取り込みのタイミング信号を生成するタイ
ミング制御手段が、前記タイミング選択部に入力する選
択信号を生成する選択信号生成部を更に備えている。

【００１５】上述の通り、本発明のデータ読み出し装置
は、少なくともクロック制御部とステート制御部とを備
えたプロセッサに含まれ、アクセス対象となった周辺機
器に応じて、タイミング制御手段が入力されているクロ
ック信号，このクロック信号の反転信号及びステート制
御部から供給される複数のタイミング信号の中から所定
のタイミング信号及びトリガ信号を選択してデータ取込
タイミング信号を生成することにより、当該周辺機器の
データ出力制御信号となるリード信号の出力タイミング
に対するデータ取込タイミングを変更して、データ信号
のセットアップ時間とホールド時間を満足するタイミン
グでデータを取り込むことが可能になっている。

【００１６】これにより、周辺機器の出力データ信号の
ホールド時間を満足させるためのデータ信号ラッチ回路
を付加する必要がなくなり、データ読み出し制御装置の
回路規模を縮小することが可能となる。また、データの
セットアップ時間を満足するためのウェイトステートを
挿入する必要もないため、プログラム実行効率およびシ
ステムの性能が向上する。

【００１７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１８】図１は、本発明の関連技術のデータ読み出
し制御装置１００の概略構成を示すブロック図である。

【００１９】この関連技術のデータ読み出し制御装置１
００は、図示されていない周辺機器から読み出されたデ
ータを取り込むタイミング信号を生成するタイミング制
御手段１１０と、取り込んだデータが一時的に記憶され
るデータバッファ部１２０と、図示されていない当該周
辺機器のデータ出力制御部に供給されるリード信号生成
部１３０とを含んで構成されている。また、タイミング
制御手段１１０は、このタイミング制御手段１１０の外
部から供給される選択信号１１３に対応してクロック信
号１１４及び複数の異なるタイミング信号１１５とから
所定のタイミング信号１１６を選択すると共にトリガー
信号１１７を生成するタイミング選択部１１１と、タイ
ミング選択部１１１で選択された所定のタイミング信号
１１６及びトリガー信号１１７とを入力してデータ取込
タイミング信号１１８を生成するタイミング生成部１１
２とを含んで構成されている。

【００２０】次に、上記関連技術のデータ読み出し制御
装置１００のタイミング制御手段１１０の動作につい
て、図１のブロック図と、図２のタイミング・チャート
と、図３のデータ読み出し制御装置３１０が組み込まれ
たプロセッサ３００の模式的な概略ブロック図とを参照
して説明する。

【００２１】タイミング選択部１１１には、プロセッサ
３００のステート制御部３３０で生成された複数の異な
るタイミング信号１１５とクロック制御部３２０からの
クロック信号１１４が入力される。タイミング選択部１
１１は、アクセス対象となっている図示されていない周
辺機器に応じて例えばアドレス出力制御部３５０から供
給される選択信号１１３により、ステート制御部３３０
から供給されている複数の異なるタイミング信号１１５
から適切なタイミング信号１１６を選択すると共にトリ
ガー信号１１７を生成し、タイミング生成部１１２へ出
力する。タイミング生成部１１２は、タイミング選択部
１１１から入力されたタイミング信号１１６とトリガー
信号１１７からデータ取込タイミング信号１１８を生成
し出力する。このタイミング生成部１１２が生成するデ
ータ取込タイミング信号１１８は、タイミング選択部１
１１から入力されるタイミング信号１１６とトリガー信
号１１７の組み合わせにより、複数のタイミングの信号
１１８を生成することが出来るようになっている。

【００２２】上述の通り、関連技術のデータ読みとり制
御装置１００では、アクセス対象となる周辺機器に応じ
て、データ取込タイミング信号１１８を変更し、入力デ
ータ信号１４０のセットアップ時間及びホールド時間を
満足するようにデータ取込のトリガーが掛けられるの
で、余分なデータラッチ回路を付加したりウェイトステ
ートを挿入したりすることなく種々の周辺機器からのデ
ータを正確かつ確実に取り込むことが出来るようになっ
ている。

【００２３】次に、本発明の一実施形態のデータ読み出
し制御装置について説明する。

【００２４】図４は、本実施形態のデータ読み出し制御
装置４００の概略構成を示すブロック図である。

【００２５】本実施形態のデータ読み出し制御装置４０
０も、図示されていない周辺機器から読み出されたデー
タを取り込むタイミング信号を生成するタイミング制御
手段４１０と、取り込んだデータが一時的に記憶される
データバッファ部４２０と、図示されていない当該周辺
機器のデータ出力制御部に供給されるリード信号生成部
４３０とを含んで構成されている。そして、タイミング
制御手段４１０は、タイミング選択部４１１とタイミン
グ制御部４１２に加えて、更に選択信号生成部４１３を
含んで構成されている。

【００２６】このタイミング制御手段４１０の動作は、
選択信号生成部４１３がアクセス対象となる周辺機器に
応じて選択信号１１３を生成してタイミング選択部４１
１に入力している以外は、第１の実施形態の場合と同様
であるので説明を省略する。

【００２７】次に、本実施形態のタイミング制御手段４
１０の構成要素である選択信号生成部４１３につき、更
に実施例を用いて説明する。

【００２８】図５は、本実施形態のタイミング制御手段
４１０の第１の実施例の概略構成を示すブロック図であ
る。本実施例では、選択信号生成部４１３が選択レジス
タ５０１のみで構成されている。この選択レジスタ５０
１は、アクセス対象となる周辺機器に応じてその内容が
ソフト的に書き換えられ、選択信号１１３が生成され
る。また、タイミング選択部４１１には、選択信号１１
３の他に３種類のタイミング信号であるＴ２，Ｔ３，Ｔ
４の各ステート信号とクロック信号及びその反転信号が
入力されている。

【００２９】本実施例の動作を、図２のタイミング・チ
ャートと図５を参照して説明する。

【００３０】アクセス対象となる周辺機器に対応して値
を書き込まれた選択レジスタ５０１で生成された選択信
号１１３により、タイミング選択部４１１に入力されて
いるＴ２，Ｔ３，Ｔ４の各ステート信号とクロック信号
及びその反転信号からタイミング信号１１６とトリガー
信号１１７が選択・生成される。このタイミング信号１
１６とトリガー信号１１７を受けて、タイミング制御部
４１２がデータ取込タイミング信号１１８を生成し出力
する。

【００３１】具体的には、アクセス対象となる周辺機器
からのデータ信号４４０のタイミングが図２のタイミン
グ・チャートのデータ入力信号Ａの場合は、Ｔ３ステー
ト信号が“Ｈ”のとき（ステートＴ３、以下同じ）のク
ロック（クロックＯＵＴ）信号１１４の立ち上がりタイ
ミングｃでデータ取込トリガーを掛けるデータ取込タイ
ミング信号１１８をタイミング制御部４１２が生成する
ようなタイミング信号１１６及びトリガー信号１１７が
それぞれ選択・生成されるように、選択信号１１３が生
成される。以下、データ入力信号Ｂの場合は、Ｔ３ステ
ート信号の立ち上がりタイミングｂで、データ入力信号
Ｃの場合は、Ｔ４ステート信号の立ち上がりタイミング
ｄでそれぞれデータ取込トリガーを掛けるデータ取込タ
イミング信号１１８をタイミング制御部４１２が生成す
るようなタイミング信号１１６及びトリガー信号１１７
がそれぞれ選択・生成されるように、選択信号１１３が
生成される。

【００３２】図６は、本実施形態のタイミング制御手段
４１０の第２の実施例の概略構成を示すブロック図であ
る。本実施例では、選択信号生成部４１３が４個の選択
レジスタ６０１〜６０４と、セレクト信号６１０により
選択レジスタ６０１〜６０４の中から適切な選択レジス
タを選び選択信号１１３を生成する選択レジスタ制御部
６２０とから構成されている。本実施例の動作は、次の
ようになる。

【００３３】まず、４個の選択レジスタ６０１〜６０４
それぞれに、データ信号出力特性が異なる４種類の周辺
機器に対応したデータ取込タイミング信号１１８をタイ
ミング制御部４１２が生成するタイミング信号１１６及
びトリガ信号１１７がそれぞれ選択・生成されるような
選択信号１１３を選択レジスタ制御部６２０で生成させ
る値が、予め設定される。これにより、アクセス対象と
なる周辺機器に応じたセレクト信号６１０を選択レジス
タ制御部６２０に入力するだけで、選択レジスタの内容
をその都度ソフト的に書き換えることなく、適切な選択
レジスタが選ばれ、選択信号１１３が生成される。選択
信号１１３が生成された後の動作は、第１の実施例と同
じであるので、説明は省略する。

【００３４】図７は、本実施形態のタイミング制御手段
４１０の第３の実施例の概略構成を示すブロック図であ
る。本実施例のタイミング制御手段４１０は、第２の実
施例の構成に加えて、セレクト信号６１０がアクセス対
象となる周辺機器のアドレス信号７１０に基づいて生成
されるアドレス比較部７０１を更に備えている。

【００３５】本実施例では、アクセス対象となる周辺機
器のアドレス信号７１０を受けてアドレス比較部７０１
でセレクト信号６１０が生成された後の動作は、第２の
実施例と同じであるので説明は省略する。

【００３６】上述の通り、第２の実施形態のデータ読み
とり制御装置４００においても、アクセス対象となる周
辺機器からのデータ信号（例えば、図２のタイミング・
チャートのデータ入力信号Ａ乃至Ｃ）に応じて、データ
取込タイミング信号１１８を変更し、入力データ信号の
セットアップ時間及びホールド時間を満足するようにデ
ータ取込のトリガーが掛けられるので、余分なデータラ
ッチ回路を付加したりウェイトステートを挿入したりす
ることなく種々の周辺機器からのデータを正確かつ確実
に取り込むことが出来るようになっている。

【００３７】

【発明の効果】以上説明したように、本発明のデータ読
み出し制御装置は、アクセス対象となる周辺機器のデー
タ出力保持時間が短い場合には、複数のタイミング信号
から選択してアクセス対象に応じた適切なデータ取込タ
イミング信号を生成してデータ取込のトリガータイミン
グを変更することが可能になっており、外部に出力デー
タのラッチ回路を付加することなく、データ取込タイミ
ングに対するホールド時間を満足できるので、データ読
み出し装置の回路規模を縮少することが出来るという効
果がある。

【００３８】また、アクセス対象となる周辺機器のデー
タ出力遅延時間が長い場合には、やはり複数のタイミン
グ信号から選択してアクセス対象に応じた適切なデータ
取込タイミング信号を生成してデータ取込のトリガータ
イミングを変更し、ウエイトステートを挿入することな
くデータセットアップ時間を満足させることができるの
で、ウエイトステートを挿入してバス・サイクルを伸ば
す必要がなく、アクセス効率が改善されるという効果も
ある。これは、１バス・サイクルが４ステートで、１ス
テート分のウエイトを挿入する必要があった場合に比
べ、２５％の効率向上になる。

【図面の簡単な説明】

【図１】本発明の関連技術のデータ読み出し制御装置の
概略構成を示すブロック図である。

【図２】本発明及び関連技術のデータ読み出し制御装置
の動作を示すタイミング・チャートの例である。

【図３】データ読み出し制御装置が組み込まれたプロセ
ッサの模式的な概略ブロック図である。

【図４】本発明の一実施形態のデータ読み出し制御装置
の概略構成を示すブロック図である。

【図５】本発明の一実施形態のデータ読み出し制御装置
のタイミング制御手段の第１の実施例の概略構成を示す
ブロック図である。

【図６】本発明の一実施形態のデータ読み出し制御装置
のタイミング制御手段の第２の実施例の概略構成を示す
ブロック図である。

【図７】本発明の一実施形態のデータ読み出し制御装置
のタイミング制御手段の第３の実施例の概略構成を示す
ブロック図である。

【図８】従来のデータ読み出し制御装置の概略構成を示
すブロック図である。

【図９】従来のデータ読み出し制御装置のタイミング制
御手段の概略構成を示すブロック図である。

【図１０】従来のデータ読み出し制御装置の動作を示す
タイミング・チャートである。

【図１１】従来のデータ読み出し制御装置が組み込まれ
たプロセッサの模式的な概略ブロック図である。

【符号の説明】

１００，３１０，４００，８００ データ読み出し制
御装置 １１０，４１０，８１０ タイミング制御手段 １１１，４１１ タイミング選択部 １１２，４１２，８１１ タイミング制御部 １１３ 選択信号 １１４，８１３ クロック信号 １１５ 複数の異なるタイミング信号 １１６ 選択された所定のタイミング信号 １１７ トリガー信号 １１８，８１４ データ取込タイミング信号 １２０，４２０，８２０ データバッファ部 １３０，４３０，８３０ リード信号生成部 １４０，４４０，８４０ データ信号 ３００，１１００ プロセッサ ３２０ クロック制御部 ３３０ ステート制御部 ３５０，１１４０ アドレス出力制御部 ４１３ 選択信号生成部 ５０１，６０１〜６０４ 選択レジスタ ６１０ セレクト信号 ６２０ 選択レジスタ制御部 ７０１ アドレス比較部 ７１０，１１１０ アドレス信号 ８１２ Ｔ３ステート信号 １１２０ リード信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−123717（ＪＰ，Ａ) 特開 平６−250914（ＪＰ，Ａ) 特開 昭60−167019（ＪＰ，Ａ) 特開 昭64−29951（ＪＰ，Ａ) 特開 平７−160571（ＪＰ，Ａ) 特開 平５−342085（ＪＰ，Ａ) 特開 平８−235053（ＪＰ，Ａ) 実開 平３−3055（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/42 G06F 15/78

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 少なくともクロック制御部とステート制
   御部とを備えたプロセッサに含まれる外部メモリや入出
   力機器などの周辺機器から読み出されたデータを取り込
   むデータ取込タイミング信号を生成するタイミング制御
   手段を備えた、周辺機器からのデータ取り込みを制御す
   るデータ読み出し制御装置において、前記タイミング制
   御手段が、外部から入力される選択信号に対応してクロ
   ック信号，このクロック信号の反転信号及び前記ステー
   ト制御部から供給される複数の異なるタイミング信号の
   中から所定のタイミング信号及びトリガー信号を選択す
   るタイミング選択部と、このタイミング選択部で選択さ
   れた前記所定のタイミング信号及び前記トリガー信号を
   入力して前記データ取込タイミング信号を生成するタイ
   ミング制御部とを備えていることを特徴とするデータ読
   み出し制御装置。
2. 【請求項２】 前記タイミング制御手段が、前記タイミ
   ング選択部に入力する選択信号を生成する選択信号生成
   部を更に備えた請求項１記載のデータ読み出し制御装
   置。
3. 【請求項３】 前記選択信号生成部が、選択するタイミ
   ング信号の情報を格納する選択レジスタからなる請求項
   ２記載の読み出し制御装置。
4. 【請求項４】 前記選択信号生成部が、複数個の前記選
   択レジスタと、外部から入力されるセレクト信号に対応
   して複数個の前記選択レジスタのなかの１つを選択信号
   を生成する選択レジスタとして選ぶ選択レジスタ制御部
   とからなる請求項２記載のデータ読み出し制御装置。
5. 【請求項５】 前記選択信号生成部が、データを読み出
   す対象となっている周辺機器のアドレス信号を入力して
   当該周辺機器を識別し、適切な選択レジスタが選ばれる
   セレクト信号を生成するセレクト信号生成部を更に備え
   た請求項４記載のデータ読み出し制御装置。