JP2869414B1 - データ処理装置 - Google Patents
データ処理装置Info
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- JP2869414B1 JP2869414B1 JP10218736A JP21873698A JP2869414B1 JP 2869414 B1 JP2869414 B1 JP 2869414B1 JP 10218736 A JP10218736 A JP 10218736A JP 21873698 A JP21873698 A JP 21873698A JP 2869414 B1 JP2869414 B1 JP 2869414B1
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Abstract
【要約】
【課題】 レジスタファイルと複数の演算ユニットとを
備えたデータ処理装置の処理速度を向上させる。 【解決手段】 各々データを格納するための４個の汎用
レジスタを有するレジスタファイル１０と、加算命令、
減算命令等を実行するための算術論理演算ユニット２０
と、乗算命令を実行するための乗算ユニット３０とに加
えて、レジスタファイル１０の中の４個の汎用レジスタ
のうちのいずれかに代わって乗算ユニット３０の演算結
果を表すデータのみを格納するための代用レジスタ４０
と、コントローラ７０とを設ける。コントローラ７０
は、代用レジスタ４０が４個の汎用レジスタのうちのい
ずれに代わって乗算結果データを格納しているかを示す
乗算タグＭＴＡＧと、代用レジスタ４０に格納されたデ
ータが有効であるか無効であるかを示す乗算実行フラグ
ＭＥＦとに基づいて、レジスタファイル１０及び代用レ
ジスタ４０のデータの書き込み及び読み出しを制御す
る。
備えたデータ処理装置の処理速度を向上させる。 【解決手段】 各々データを格納するための４個の汎用
レジスタを有するレジスタファイル１０と、加算命令、
減算命令等を実行するための算術論理演算ユニット２０
と、乗算命令を実行するための乗算ユニット３０とに加
えて、レジスタファイル１０の中の４個の汎用レジスタ
のうちのいずれかに代わって乗算ユニット３０の演算結
果を表すデータのみを格納するための代用レジスタ４０
と、コントローラ７０とを設ける。コントローラ７０
は、代用レジスタ４０が４個の汎用レジスタのうちのい
ずれに代わって乗算結果データを格納しているかを示す
乗算タグＭＴＡＧと、代用レジスタ４０に格納されたデ
ータが有効であるか無効であるかを示す乗算実行フラグ
ＭＥＦとに基づいて、レジスタファイル１０及び代用レ
ジスタ４０のデータの書き込み及び読み出しを制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタファイル
と複数の演算ユニットとを備えたデータ処理装置に関す
るものである。
と複数の演算ユニットとを備えたデータ処理装置に関す
るものである。
【０００２】
【従来の技術】近年、ＬＳＩ技術の進展に伴い高性能な
ディジタル信号プロセッサが実現可能となり、加減算や
乗算を含む複雑なデータ処理を１チップで実行できるよ
うになっている。特に携帯電話等の応用分野では、大量
の情報の圧縮・伸長を行うため、高速のデータ処理が必
要とされている。
ディジタル信号プロセッサが実現可能となり、加減算や
乗算を含む複雑なデータ処理を１チップで実行できるよ
うになっている。特に携帯電話等の応用分野では、大量
の情報の圧縮・伸長を行うため、高速のデータ処理が必
要とされている。
【０００３】高速データ処理装置の一例として、ＳＲＡ
Ｍ（static random access memory）等の大容量のメモ
リやＲＯＭ（read-only memory）等の遅いメモリに加え
て小容量かつ高速のレジスタファイルを備えたパイプラ
イン制御方式のデータ処理装置が知られている。これ
は、各々データを格納するための複数の汎用レジスタを
有するレジスタファイルと、算術論理演算ユニット、乗
算ユニット等の複数の演算ユニットとをバス経由で接続
したものであり、高速レジスタファイルを演算データの
格納に利用したものである。算術論理演算ユニットは、
例えば加算命令に応答して、レジスタファイルから２個
のオペランドを受け取り、両オペランドの加算を実行す
る。この加算の結果を表すデータは、レジスタファイル
の中の指定された汎用レジスタに書き込まれる。乗算ユ
ニットは、乗算命令に応答して、レジスタファイルから
２個のオペランドを受け取り、両オペランドの乗算を実
行する。この乗算の結果を表すデータは、レジスタファ
イルの中の指定された汎用レジスタに書き込まれる。
Ｍ（static random access memory）等の大容量のメモ
リやＲＯＭ（read-only memory）等の遅いメモリに加え
て小容量かつ高速のレジスタファイルを備えたパイプラ
イン制御方式のデータ処理装置が知られている。これ
は、各々データを格納するための複数の汎用レジスタを
有するレジスタファイルと、算術論理演算ユニット、乗
算ユニット等の複数の演算ユニットとをバス経由で接続
したものであり、高速レジスタファイルを演算データの
格納に利用したものである。算術論理演算ユニットは、
例えば加算命令に応答して、レジスタファイルから２個
のオペランドを受け取り、両オペランドの加算を実行す
る。この加算の結果を表すデータは、レジスタファイル
の中の指定された汎用レジスタに書き込まれる。乗算ユ
ニットは、乗算命令に応答して、レジスタファイルから
２個のオペランドを受け取り、両オペランドの乗算を実
行する。この乗算の結果を表すデータは、レジスタファ
イルの中の指定された汎用レジスタに書き込まれる。
【０００４】
【発明が解決しようとする課題】一般に、乗算処理は加
減算処理に比べて長い時間を要する。したがって、上記
従来例では乗算ユニットがデータ処理装置のクリティカ
ルパスを構成し、パイプラインクロックの周波数の上限
が乗算ユニットによって決められていた。しかも、乗算
ユニットの演算結果を表すデータをバス経由でレジスタ
ファイルに書き込むのに要する時間を無視できない。な
ぜなら、長い配線であるバスを経由したデータ転送に大
きな遅延が生じるからである。
減算処理に比べて長い時間を要する。したがって、上記
従来例では乗算ユニットがデータ処理装置のクリティカ
ルパスを構成し、パイプラインクロックの周波数の上限
が乗算ユニットによって決められていた。しかも、乗算
ユニットの演算結果を表すデータをバス経由でレジスタ
ファイルに書き込むのに要する時間を無視できない。な
ぜなら、長い配線であるバスを経由したデータ転送に大
きな遅延が生じるからである。
【０００５】本発明の目的は、レジスタファイルと複数
の演算ユニットとを備えたデータ処理装置の処理速度を
向上させることにある。
の演算ユニットとを備えたデータ処理装置の処理速度を
向上させることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、複数の演算ユニットのうちの特定
の演算ユニット（例えば乗算ユニット）の演算結果を表
すデータをレジスタファイルの複数の汎用レジスタのう
ちのいずれかに代わって格納するための代用レジスタ
が、前記特定の演算ユニットの近傍に設けられる。つま
り、特定演算ユニットの演算結果を表すデータをバス経
由でレジスタファイルに書き込むのに要する時間を省く
ことができる。いずれの汎用レジスタに代わって特定演
算ユニットの演算結果を表すデータを代用レジスタが格
納しているかは、タグレジスタに記憶されたタグにより
示される。したがって、いずれの汎用レジスタのデータ
を読み出すべきかを指定する読み出しアドレスを伴う命
令が与えられ、かつ該読み出しアドレスがタグレジスタ
のタグと一致した場合には、代用レジスタに格納された
データが読み出される。
め、本発明によれば、複数の演算ユニットのうちの特定
の演算ユニット（例えば乗算ユニット）の演算結果を表
すデータをレジスタファイルの複数の汎用レジスタのう
ちのいずれかに代わって格納するための代用レジスタ
が、前記特定の演算ユニットの近傍に設けられる。つま
り、特定演算ユニットの演算結果を表すデータをバス経
由でレジスタファイルに書き込むのに要する時間を省く
ことができる。いずれの汎用レジスタに代わって特定演
算ユニットの演算結果を表すデータを代用レジスタが格
納しているかは、タグレジスタに記憶されたタグにより
示される。したがって、いずれの汎用レジスタのデータ
を読み出すべきかを指定する読み出しアドレスを伴う命
令が与えられ、かつ該読み出しアドレスがタグレジスタ
のタグと一致した場合には、代用レジスタに格納された
データが読み出される。
【０００７】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００８】図１は、本発明に係るデータ処理装置の構
成例を示している。図１の装置は、与えられた命令ＩＮ
ＳＴを順次実行することによりデータ処理を進めていく
データ処理装置であって、各々データを格納するための
４個の汎用レジスタＲｎ（ｎ＝０，１，２，３）を有す
るレジスタファイル１０と、加算命令、減算命令等を実
行するための算術論理演算ユニット（ＡＬＵ）２０と、
乗算命令を実行するための乗算ユニット（ＭＵＬ）３０
と、該乗算ユニット３０の演算結果を表すデータをレジ
スタファイル１０の中の４個の汎用レジスタのうちのい
ずれかに代わって格納するための代用レジスタ（Ｒｓ）
４０と、Ａバス５１と、Ｂバス５２と、Ｃバス５３とを
備えている。レジスタファイル１０は、オペランドをＡ
バス５１及び／又はＢバス５２へ送出する機能と、Ｃバ
ス５３上のデータをいずれかの汎用レジスタへ格納する
機能とを有するものである。算術論理演算ユニット２０
は、例えば加算命令に応答して、Ａバス５１及びＢバス
５２の各々からオペランドを受け取り、両オペランドの
加算を実行する。この加算の結果を表すデータは、Ｃバ
ス５３を経由してレジスタファイル１０の中の指定され
た汎用レジスタに書き込まれるようになっている。乗算
ユニット３０は、乗算命令に応答して、Ａバス５１及び
Ｂバス５２の各々からオペランドを受け取り、両オペラ
ンドの乗算を実行する。この乗算の結果を表すデータ
は、必ず代用レジスタ４０に書き込まれるようになって
いる。この代用レジスタ４０に格納されたデータは、Ａ
バス５１、Ｂバス５２及びＣバス５３のいずれへも供給
可能である。
成例を示している。図１の装置は、与えられた命令ＩＮ
ＳＴを順次実行することによりデータ処理を進めていく
データ処理装置であって、各々データを格納するための
４個の汎用レジスタＲｎ（ｎ＝０，１，２，３）を有す
るレジスタファイル１０と、加算命令、減算命令等を実
行するための算術論理演算ユニット（ＡＬＵ）２０と、
乗算命令を実行するための乗算ユニット（ＭＵＬ）３０
と、該乗算ユニット３０の演算結果を表すデータをレジ
スタファイル１０の中の４個の汎用レジスタのうちのい
ずれかに代わって格納するための代用レジスタ（Ｒｓ）
４０と、Ａバス５１と、Ｂバス５２と、Ｃバス５３とを
備えている。レジスタファイル１０は、オペランドをＡ
バス５１及び／又はＢバス５２へ送出する機能と、Ｃバ
ス５３上のデータをいずれかの汎用レジスタへ格納する
機能とを有するものである。算術論理演算ユニット２０
は、例えば加算命令に応答して、Ａバス５１及びＢバス
５２の各々からオペランドを受け取り、両オペランドの
加算を実行する。この加算の結果を表すデータは、Ｃバ
ス５３を経由してレジスタファイル１０の中の指定され
た汎用レジスタに書き込まれるようになっている。乗算
ユニット３０は、乗算命令に応答して、Ａバス５１及び
Ｂバス５２の各々からオペランドを受け取り、両オペラ
ンドの乗算を実行する。この乗算の結果を表すデータ
は、必ず代用レジスタ４０に書き込まれるようになって
いる。この代用レジスタ４０に格納されたデータは、Ａ
バス５１、Ｂバス５２及びＣバス５３のいずれへも供給
可能である。
【０００９】図１のデータ処理装置は、与えられた命令
ＩＮＳＴをデコードするためのデコーダ６０と、レジス
タファイル１０へのデータの書き込み、レジスタファイ
ル１０に格納されたデータの読み出し、代用レジスタ４
０へのデータの書き込み、及び代用レジスタ４０に格納
されたデータの読み出しを制御するためのコントローラ
７０とを更に備えている。デコーダ６０は、与えられた
命令ＩＮＳＴに応じて、第１の読み出しアドレスＲＡＡ
ｄと、第２の読み出しアドレスＲＢＡｄと、書き込みア
ドレスＷＡｄと、第１の読み出しイネーブル信号ＲＡＥ
と、第２の読み出しイネーブル信号ＲＢＥと、書き込み
イネーブル信号ＷＥと、乗算実行信号ＭＥとを供給する
ものである。コントローラ７０は、これらの信号を受け
取り、レジスタファイル１０へ、書き込みアドレスＷＡ
ｄＴ、Ａバスへの読み出し信号ＲＡ、Ｂバスへの読み出
し信号ＲＢ及び書き込み信号Ｗを供給する。レジスタフ
ァイル１０は、デコーダ１０から第１の読み出しアドレ
スＲＡＡｄと、第２の読み出しアドレスＲＢＡｄとの供
給を受ける。コントローラ７０は、更に代用レジスタ４
０へ、書き込み信号ＷＲ、Ａバスへの読み出し信号ＲＡ
Ｔ、Ｂバスへの読み出し信号ＲＢＴ及びＣバスへの読み
出し信号ＲＣＴを供給する。なお、レジスタファイル１
０、デコーダ６０及びコントローラ７０には、これらの
同期動作のために、共通のクロック信号ＣＬＫが供給さ
れている。コントローラ７０は、代用レジスタ４０が４
個の汎用レジスタのうちのいずれに代わって乗算結果デ
ータを格納しているかを示す乗算タグＭＴＡＧと、代用
レジスタ４０に格納されたデータが有効であるか無効で
あるかを示す乗算実行フラグＭＥＦとを有している。
ＩＮＳＴをデコードするためのデコーダ６０と、レジス
タファイル１０へのデータの書き込み、レジスタファイ
ル１０に格納されたデータの読み出し、代用レジスタ４
０へのデータの書き込み、及び代用レジスタ４０に格納
されたデータの読み出しを制御するためのコントローラ
７０とを更に備えている。デコーダ６０は、与えられた
命令ＩＮＳＴに応じて、第１の読み出しアドレスＲＡＡ
ｄと、第２の読み出しアドレスＲＢＡｄと、書き込みア
ドレスＷＡｄと、第１の読み出しイネーブル信号ＲＡＥ
と、第２の読み出しイネーブル信号ＲＢＥと、書き込み
イネーブル信号ＷＥと、乗算実行信号ＭＥとを供給する
ものである。コントローラ７０は、これらの信号を受け
取り、レジスタファイル１０へ、書き込みアドレスＷＡ
ｄＴ、Ａバスへの読み出し信号ＲＡ、Ｂバスへの読み出
し信号ＲＢ及び書き込み信号Ｗを供給する。レジスタフ
ァイル１０は、デコーダ１０から第１の読み出しアドレ
スＲＡＡｄと、第２の読み出しアドレスＲＢＡｄとの供
給を受ける。コントローラ７０は、更に代用レジスタ４
０へ、書き込み信号ＷＲ、Ａバスへの読み出し信号ＲＡ
Ｔ、Ｂバスへの読み出し信号ＲＢＴ及びＣバスへの読み
出し信号ＲＣＴを供給する。なお、レジスタファイル１
０、デコーダ６０及びコントローラ７０には、これらの
同期動作のために、共通のクロック信号ＣＬＫが供給さ
れている。コントローラ７０は、代用レジスタ４０が４
個の汎用レジスタのうちのいずれに代わって乗算結果デ
ータを格納しているかを示す乗算タグＭＴＡＧと、代用
レジスタ４０に格納されたデータが有効であるか無効で
あるかを示す乗算実行フラグＭＥＦとを有している。
【００１０】図２は、代用レジスタ４０の内部構成を示
している。図２において、４１は書き込み信号ＷＲの立
ち上がりエッジに同期して乗算結果データを格納するた
めのレジスタ、４２はＡバスへの出力ゲート、４３はＢ
バスへの出力ゲート、４４はＣバスへの出力ゲートであ
る。出力ゲート４２，４３，４４は、それぞれ読み出し
信号ＲＡＴ，ＲＢＴ，ＲＣＴに応じて活性化されるもの
である。
している。図２において、４１は書き込み信号ＷＲの立
ち上がりエッジに同期して乗算結果データを格納するた
めのレジスタ、４２はＡバスへの出力ゲート、４３はＢ
バスへの出力ゲート、４４はＣバスへの出力ゲートであ
る。出力ゲート４２，４３，４４は、それぞれ読み出し
信号ＲＡＴ，ＲＢＴ，ＲＣＴに応じて活性化されるもの
である。
【００１１】図３は、レジスタファイル１０及び代用レ
ジスタ４０へのデータの書き込み動作を示している。順
を追って説明すると、まずステップ１０１では、与えら
れた命令ＩＮＳＴがデコーダ６０によってデコードされ
る。当該命令ＩＮＳＴがレジスタファイル１０へのデー
タの書き込み（ライト）を要する命令でない場合には、
ステップ１０２から他の処理へ移行する。当該命令ＩＮ
ＳＴがレジスタファイル１０へのデータの書き込みを要
する命令である場合には、４個の汎用レジスタＲ０，Ｒ
１，Ｒ２，Ｒ３のうちの１個を指定する書き込みアドレ
スＷＡｄがデコーダ６０からコントローラ７０へ供給さ
れる（ステップ１０３）。ステップ１０４では、当該命
令ＩＮＳＴが乗算命令（ＭＵＬ命令）であるか否かが判
定される。当該命令ＩＮＳＴが乗算命令であり、かつ乗
算実行フラグＭＥＦが無効（ＯＦＦ）を示している場合
には、ステップ１０５からステップ１０６へ移行して、
乗算ユニット３０の演算結果を表すデータが代用レジス
タ４０に書き込まれ、有効（ＯＮ）を示すように乗算実
行フラグＭＥＦが更新され、かつ乗算タグＭＴＡＧが書
き込みアドレスＷＡｄに更新される。
ジスタ４０へのデータの書き込み動作を示している。順
を追って説明すると、まずステップ１０１では、与えら
れた命令ＩＮＳＴがデコーダ６０によってデコードされ
る。当該命令ＩＮＳＴがレジスタファイル１０へのデー
タの書き込み（ライト）を要する命令でない場合には、
ステップ１０２から他の処理へ移行する。当該命令ＩＮ
ＳＴがレジスタファイル１０へのデータの書き込みを要
する命令である場合には、４個の汎用レジスタＲ０，Ｒ
１，Ｒ２，Ｒ３のうちの１個を指定する書き込みアドレ
スＷＡｄがデコーダ６０からコントローラ７０へ供給さ
れる（ステップ１０３）。ステップ１０４では、当該命
令ＩＮＳＴが乗算命令（ＭＵＬ命令）であるか否かが判
定される。当該命令ＩＮＳＴが乗算命令であり、かつ乗
算実行フラグＭＥＦが無効（ＯＦＦ）を示している場合
には、ステップ１０５からステップ１０６へ移行して、
乗算ユニット３０の演算結果を表すデータが代用レジス
タ４０に書き込まれ、有効（ＯＮ）を示すように乗算実
行フラグＭＥＦが更新され、かつ乗算タグＭＴＡＧが書
き込みアドレスＷＡｄに更新される。
【００１２】当該命令ＩＮＳＴが乗算命令であっても、
乗算実行フラグＭＥＦが有効を示している場合には、ス
テップ１０５からステップ１０７へ移行して、書き込み
アドレスＷＡｄが乗算タグＭＴＡＧと一致しているか否
かが判定される。一致（ＭＴＡＧヒット）の場合には、
ステップ１０８において、乗算ユニット３０の演算結果
を表すデータが代用レジスタ４０に書き込まれる。この
場合には、乗算実行フラグＭＥＦが既に有効を示してい
るので、乗算実行フラグＭＥＦが更新されることはな
い。また、先行する乗算命令と同じ汎用レジスタへの上
書きを当該命令ＩＮＳＴが要求しているのであるから、
乗算タグＭＴＡＧが更新されることもない。一方、不一
致（ＭＴＡＧミス）の場合には、先行する乗算命令とは
異なる汎用レジスタへのデータの書き込みを当該命令Ｉ
ＮＳＴが要求しているのであるから、ステップ１０９に
おいて、代用レジスタ４０に格納されたデータがＣバス
５３を経由して４個の汎用レジスタＲ０，Ｒ１，Ｒ２，
Ｒ３のうち乗算タグＭＴＡＧにより指定された汎用レジ
スタへ転送され、乗算タグＭＴＡＧが新たな書き込みア
ドレスＷＡｄに更新され、かつ乗算ユニット３０の新た
な演算結果を表すデータが代用レジスタ４０に書き込ま
れる。
乗算実行フラグＭＥＦが有効を示している場合には、ス
テップ１０５からステップ１０７へ移行して、書き込み
アドレスＷＡｄが乗算タグＭＴＡＧと一致しているか否
かが判定される。一致（ＭＴＡＧヒット）の場合には、
ステップ１０８において、乗算ユニット３０の演算結果
を表すデータが代用レジスタ４０に書き込まれる。この
場合には、乗算実行フラグＭＥＦが既に有効を示してい
るので、乗算実行フラグＭＥＦが更新されることはな
い。また、先行する乗算命令と同じ汎用レジスタへの上
書きを当該命令ＩＮＳＴが要求しているのであるから、
乗算タグＭＴＡＧが更新されることもない。一方、不一
致（ＭＴＡＧミス）の場合には、先行する乗算命令とは
異なる汎用レジスタへのデータの書き込みを当該命令Ｉ
ＮＳＴが要求しているのであるから、ステップ１０９に
おいて、代用レジスタ４０に格納されたデータがＣバス
５３を経由して４個の汎用レジスタＲ０，Ｒ１，Ｒ２，
Ｒ３のうち乗算タグＭＴＡＧにより指定された汎用レジ
スタへ転送され、乗算タグＭＴＡＧが新たな書き込みア
ドレスＷＡｄに更新され、かつ乗算ユニット３０の新た
な演算結果を表すデータが代用レジスタ４０に書き込ま
れる。
【００１３】当該命令ＩＮＳＴがレジスタファイル１０
へのデータの書き込みを要する命令ではあっても乗算命
令（ＭＵＬ命令）でない場合、例えば加算命令（ＡＤＤ
命令）や汎用レジスタ間のデータ転送命令（ＭＯＶ命
令）である場合には、ステップ１０４からステップ１１
０へ移行する。ここで、乗算実行フラグＭＥＦが有効を
示し、かつ書き込みアドレスＷＡｄが乗算タグＭＴＡＧ
と一致（ＭＴＡＧヒット）している場合には、先行する
乗算命令と同じ汎用レジスタへの上書きを当該命令ＩＮ
ＳＴが要求しているのであるから、当該命令ＩＮＳＴに
係る処理の結果を表すデータが４個の汎用レジスタのう
ち書き込みアドレスＷＡｄにより指定された汎用レジス
タに書き込まれ、かつ無効を示すように乗算実行フラグ
ＭＥＦが更新される（ステップ１１１）。一方、乗算実
行フラグＭＥＦが無効を示し、又は書き込みアドレスＷ
Ａｄが乗算タグＭＴＡＧと一致していない場合には、乗
算実行フラグＭＥＦを更新することなく、当該命令ＩＮ
ＳＴに係る処理の結果を表すデータが４個の汎用レジス
タのうち書き込みアドレスＷＡｄにより指定された汎用
レジスタに書き込まれる（ステップ１１２）。
へのデータの書き込みを要する命令ではあっても乗算命
令（ＭＵＬ命令）でない場合、例えば加算命令（ＡＤＤ
命令）や汎用レジスタ間のデータ転送命令（ＭＯＶ命
令）である場合には、ステップ１０４からステップ１１
０へ移行する。ここで、乗算実行フラグＭＥＦが有効を
示し、かつ書き込みアドレスＷＡｄが乗算タグＭＴＡＧ
と一致（ＭＴＡＧヒット）している場合には、先行する
乗算命令と同じ汎用レジスタへの上書きを当該命令ＩＮ
ＳＴが要求しているのであるから、当該命令ＩＮＳＴに
係る処理の結果を表すデータが４個の汎用レジスタのう
ち書き込みアドレスＷＡｄにより指定された汎用レジス
タに書き込まれ、かつ無効を示すように乗算実行フラグ
ＭＥＦが更新される（ステップ１１１）。一方、乗算実
行フラグＭＥＦが無効を示し、又は書き込みアドレスＷ
Ａｄが乗算タグＭＴＡＧと一致していない場合には、乗
算実行フラグＭＥＦを更新することなく、当該命令ＩＮ
ＳＴに係る処理の結果を表すデータが４個の汎用レジス
タのうち書き込みアドレスＷＡｄにより指定された汎用
レジスタに書き込まれる（ステップ１１２）。
【００１４】図４は、レジスタファイル１０及び代用レ
ジスタ４０からのデータの読み出し動作を示している。
順を追って説明すると、まずステップ２０１では、与え
られた命令ＩＮＳＴがデコーダ６０によってデコードさ
れる。当該命令ＩＮＳＴがレジスタファイル１０からの
データの読み出し（リード）を要する命令でない場合に
は、ステップ２０２から他の処理へ移行する。当該命令
ＩＮＳＴがレジスタファイル１０からのデータの読み出
しを要する命令である場合には、４個の汎用レジスタＲ
０，Ｒ１，Ｒ２，Ｒ３のうちの１個を指定する読み出し
アドレスＲＡＡｄ及び／又はＲＢＡｄがデコーダ６０か
らコントローラ７０へ供給される（ステップ２０３）。
ここで、乗算実行フラグＭＥＦが有効を示し、かつ読み
出しアドレスＲＡＡｄ及び／又はＲＢＡｄが乗算タグＭ
ＴＡＧと一致（ＭＴＡＧヒット）している場合には、ス
テップ２０４からステップ２０５へ移行して、代用レジ
スタ４０に格納されたデータがＡバス５１及び／又はＢ
バス５２へ読み出される。一方、乗算実行フラグＭＥＦ
が無効を示し、又は読み出しアドレスＲＡＡｄ及び／又
はＲＢＡｄが乗算タグＭＴＡＧと一致していない場合に
は、４個の汎用レジスタのうち読み出しアドレスＲＡＡ
ｄ及び／又はＲＢＡｄにより指定された汎用レジスタに
格納されたデータがＡバス５１及び／又はＢバス５２へ
読み出される（ステップ２０６）。
ジスタ４０からのデータの読み出し動作を示している。
順を追って説明すると、まずステップ２０１では、与え
られた命令ＩＮＳＴがデコーダ６０によってデコードさ
れる。当該命令ＩＮＳＴがレジスタファイル１０からの
データの読み出し（リード）を要する命令でない場合に
は、ステップ２０２から他の処理へ移行する。当該命令
ＩＮＳＴがレジスタファイル１０からのデータの読み出
しを要する命令である場合には、４個の汎用レジスタＲ
０，Ｒ１，Ｒ２，Ｒ３のうちの１個を指定する読み出し
アドレスＲＡＡｄ及び／又はＲＢＡｄがデコーダ６０か
らコントローラ７０へ供給される（ステップ２０３）。
ここで、乗算実行フラグＭＥＦが有効を示し、かつ読み
出しアドレスＲＡＡｄ及び／又はＲＢＡｄが乗算タグＭ
ＴＡＧと一致（ＭＴＡＧヒット）している場合には、ス
テップ２０４からステップ２０５へ移行して、代用レジ
スタ４０に格納されたデータがＡバス５１及び／又はＢ
バス５２へ読み出される。一方、乗算実行フラグＭＥＦ
が無効を示し、又は読み出しアドレスＲＡＡｄ及び／又
はＲＢＡｄが乗算タグＭＴＡＧと一致していない場合に
は、４個の汎用レジスタのうち読み出しアドレスＲＡＡ
ｄ及び／又はＲＢＡｄにより指定された汎用レジスタに
格納されたデータがＡバス５１及び／又はＢバス５２へ
読み出される（ステップ２０６）。
【００１５】図５は、以上の動作を実現するためのコン
トローラ７０の内部構成を示している。コントローラ７
０は、乗算タグＭＴＡＧを記憶するためのタグレジスタ
７１と、乗算実行フラグＭＥＦを記憶するためのフラグ
レジスタ７２と、書き込みヒット信号ＷＨを生成するた
めの第１の一致検出回路７３と、第１の読み出しヒット
信号ＲＡＨを生成するための第２の一致検出回路７４
と、第２の読み出しヒット信号ＲＢＨを生成するための
第３の一致検出回路７５と、代用レジスタ４０のための
書き込み信号ＷＲを生成するための第１の書き込み制御
回路７６と、レジスタファイル１０のための書き込みア
ドレスＷＡｄＴ及び書き込み信号Ｗを供給し、かつＣバ
スへの読み出し信号ＲＣＴを生成するための第２の書き
込み制御回路７７と、Ａバスへの読み出し信号ＲＡＴ及
びＲＡを生成するための第１の読み出し制御回路７８
と、Ｂバスへの読み出し信号ＲＢＴ及びＲＢを生成する
ための第２の読み出し制御回路７９とで構成されてい
る。
トローラ７０の内部構成を示している。コントローラ７
０は、乗算タグＭＴＡＧを記憶するためのタグレジスタ
７１と、乗算実行フラグＭＥＦを記憶するためのフラグ
レジスタ７２と、書き込みヒット信号ＷＨを生成するた
めの第１の一致検出回路７３と、第１の読み出しヒット
信号ＲＡＨを生成するための第２の一致検出回路７４
と、第２の読み出しヒット信号ＲＢＨを生成するための
第３の一致検出回路７５と、代用レジスタ４０のための
書き込み信号ＷＲを生成するための第１の書き込み制御
回路７６と、レジスタファイル１０のための書き込みア
ドレスＷＡｄＴ及び書き込み信号Ｗを供給し、かつＣバ
スへの読み出し信号ＲＣＴを生成するための第２の書き
込み制御回路７７と、Ａバスへの読み出し信号ＲＡＴ及
びＲＡを生成するための第１の読み出し制御回路７８
と、Ｂバスへの読み出し信号ＲＢＴ及びＲＢを生成する
ための第２の読み出し制御回路７９とで構成されてい
る。
【００１６】タグレジスタ７１は、乗算実行信号ＭＥが
発行されたとき、クロック信号ＣＬＫの立ち上がりエッ
ジに同期して、書き込みアドレスＷＡｄを乗算タグＭＴ
ＡＧとして記憶するものである。フラグレジスタ７２
は、乗算実行信号ＭＥが発行されたときには、クロック
信号ＣＬＫの立ち上がりエッジに同期して乗算実行フラ
グＭＥＦを有効にする。また、フラグレジスタ７２は、
乗算実行信号ＭＥが発行されず、かつ書き込みヒット信
号ＷＨが発行されたときには、クロック信号ＣＬＫの立
ち上がりエッジに同期して乗算実行フラグＭＥＦを無効
にする。
発行されたとき、クロック信号ＣＬＫの立ち上がりエッ
ジに同期して、書き込みアドレスＷＡｄを乗算タグＭＴ
ＡＧとして記憶するものである。フラグレジスタ７２
は、乗算実行信号ＭＥが発行されたときには、クロック
信号ＣＬＫの立ち上がりエッジに同期して乗算実行フラ
グＭＥＦを有効にする。また、フラグレジスタ７２は、
乗算実行信号ＭＥが発行されず、かつ書き込みヒット信
号ＷＨが発行されたときには、クロック信号ＣＬＫの立
ち上がりエッジに同期して乗算実行フラグＭＥＦを無効
にする。
【００１７】第１の一致検出回路７３は、書き込みアド
レスＷＡｄと乗算タグＭＴＡＧとが一致したときに、書
き込みヒット信号ＷＨを発行する。第２の一致検出回路
７４は、第１の読み出しアドレスＲＡＡｄと乗算タグＭ
ＴＡＧとが一致したときに、第１の読み出しヒット信号
ＲＡＨを発行する。第３の一致検出回路７５は、第２の
読み出しアドレスＲＢＡｄと乗算タグＭＴＡＧとが一致
したときに、第２の読み出しヒット信号ＲＢＨを発行す
る。
レスＷＡｄと乗算タグＭＴＡＧとが一致したときに、書
き込みヒット信号ＷＨを発行する。第２の一致検出回路
７４は、第１の読み出しアドレスＲＡＡｄと乗算タグＭ
ＴＡＧとが一致したときに、第１の読み出しヒット信号
ＲＡＨを発行する。第３の一致検出回路７５は、第２の
読み出しアドレスＲＢＡｄと乗算タグＭＴＡＧとが一致
したときに、第２の読み出しヒット信号ＲＢＨを発行す
る。
【００１８】第１の書き込み制御回路７６は、クロック
信号ＣＬＫの立ち下がりエッジに同期して乗算実行信号
ＭＥを記憶し、かつ該乗算実行信号ＭＥの記憶とクロッ
ク信号ＣＬＫとの論理積信号を書き込み信号ＷＲとして
代用レジスタ４０へ供給する。第２の書き込み制御回路
７７は、乗算実行信号ＭＥが第１の書き込み制御回路７
６に記憶されており、乗算実行フラグＭＥＦが有効であ
り、かつ書き込みヒット信号ＷＨが発行されないときに
は、乗算タグＭＴＡＧをレジスタファイル１０のための
書き込みアドレスＷＡｄＴとして選択し、かつクロック
信号ＣＬＫの立ち上がりエッジに同期してＣバスへの読
み出し信号ＲＣＴを代用レジスタ４０へ供給する。そう
でないときには、第２の書き込み制御回路７７は、デコ
ーダ６０から供給された書き込みアドレスＷＡｄをその
ままレジスタファイル１０のための書き込みアドレスＷ
ＡｄＴとして選択する。また、第２の書き込み制御回路
７７は、乗算実行信号ＭＥが第１の書き込み制御回路７
６に記憶されていないとき、又は、乗算実行フラグＭＥ
Ｆが有効でありかつ書き込みヒット信号ＷＨが発行され
ていないときには、書き込みイネーブル信号ＷＥが発行
されたことを条件として書き込み信号Ｗをレジスタファ
イル１０へ供給する。
信号ＣＬＫの立ち下がりエッジに同期して乗算実行信号
ＭＥを記憶し、かつ該乗算実行信号ＭＥの記憶とクロッ
ク信号ＣＬＫとの論理積信号を書き込み信号ＷＲとして
代用レジスタ４０へ供給する。第２の書き込み制御回路
７７は、乗算実行信号ＭＥが第１の書き込み制御回路７
６に記憶されており、乗算実行フラグＭＥＦが有効であ
り、かつ書き込みヒット信号ＷＨが発行されないときに
は、乗算タグＭＴＡＧをレジスタファイル１０のための
書き込みアドレスＷＡｄＴとして選択し、かつクロック
信号ＣＬＫの立ち上がりエッジに同期してＣバスへの読
み出し信号ＲＣＴを代用レジスタ４０へ供給する。そう
でないときには、第２の書き込み制御回路７７は、デコ
ーダ６０から供給された書き込みアドレスＷＡｄをその
ままレジスタファイル１０のための書き込みアドレスＷ
ＡｄＴとして選択する。また、第２の書き込み制御回路
７７は、乗算実行信号ＭＥが第１の書き込み制御回路７
６に記憶されていないとき、又は、乗算実行フラグＭＥ
Ｆが有効でありかつ書き込みヒット信号ＷＨが発行され
ていないときには、書き込みイネーブル信号ＷＥが発行
されたことを条件として書き込み信号Ｗをレジスタファ
イル１０へ供給する。
【００１９】第１の読み出し制御回路７８は、乗算実行
フラグＭＥＦが有効であり、かつ第１の読み出しヒット
信号ＲＡＨが発行されたときには、第１の読み出しイネ
ーブル信号ＲＡＥが発行されたことを条件として、クロ
ック信号ＣＬＫの立ち上がりエッジに同期してＡバスへ
の読み出し信号ＲＡＴを代用レジスタ４０へ供給する。
また、第１の読み出し制御回路７８は、乗算実行フラグ
ＭＥＦが無効であるとき、又は第１の読み出しヒット信
号ＲＡＨが発行されないときには、第１の読み出しイネ
ーブル信号ＲＡＥが発行されたことを条件として、Ａバ
スへの読み出し信号ＲＡをレジスタファイル１０へ供給
する。第２の読み出し制御回路７９は、乗算実行フラグ
ＭＥＦが有効であり、かつ第２の読み出しヒット信号Ｒ
ＢＨが発行されたときには、第２の読み出しイネーブル
信号ＲＢＥが発行されたことを条件として、クロック信
号ＣＬＫの立ち上がりエッジに同期してＢバスへの読み
出し信号ＲＢＴを代用レジスタ４０へ供給する。また、
第２の読み出し制御回路７９は、乗算実行フラグＭＥＦ
が無効であるとき、又は第２の読み出しヒット信号ＲＢ
Ｈが発行されないときには、第２の読み出しイネーブル
信号ＲＢＥが発行されたことを条件として、Ｂバスへの
読み出し信号ＲＢをレジスタファイル１０へ供給する。
フラグＭＥＦが有効であり、かつ第１の読み出しヒット
信号ＲＡＨが発行されたときには、第１の読み出しイネ
ーブル信号ＲＡＥが発行されたことを条件として、クロ
ック信号ＣＬＫの立ち上がりエッジに同期してＡバスへ
の読み出し信号ＲＡＴを代用レジスタ４０へ供給する。
また、第１の読み出し制御回路７８は、乗算実行フラグ
ＭＥＦが無効であるとき、又は第１の読み出しヒット信
号ＲＡＨが発行されないときには、第１の読み出しイネ
ーブル信号ＲＡＥが発行されたことを条件として、Ａバ
スへの読み出し信号ＲＡをレジスタファイル１０へ供給
する。第２の読み出し制御回路７９は、乗算実行フラグ
ＭＥＦが有効であり、かつ第２の読み出しヒット信号Ｒ
ＢＨが発行されたときには、第２の読み出しイネーブル
信号ＲＢＥが発行されたことを条件として、クロック信
号ＣＬＫの立ち上がりエッジに同期してＢバスへの読み
出し信号ＲＢＴを代用レジスタ４０へ供給する。また、
第２の読み出し制御回路７９は、乗算実行フラグＭＥＦ
が無効であるとき、又は第２の読み出しヒット信号ＲＢ
Ｈが発行されないときには、第２の読み出しイネーブル
信号ＲＢＥが発行されたことを条件として、Ｂバスへの
読み出し信号ＲＢをレジスタファイル１０へ供給する。
【００２０】図６は、図１のデータ処理装置の具体的な
動作例を示している。この例では、次の２命令、すなわ
ち、 ＭＵＬ Ｒ０，Ｒ１，Ｒ２ ＡＤＤ Ｒ０，Ｒ０，Ｒ３ が順次実行されるものとする。第１の命令（ＭＵＬ命
令）は、汎用レジスタＲ１に格納されたデータと、汎用
レジスタＲ２に格納されたデータとの乗算が乗算ユニッ
ト３０により実行され、かつ該乗算の結果を表すデータ
が汎用レジスタＲ０に書き込まれることを要求するもの
である。すなわち、第１の命令は、第１及び第２のソー
ス・アドレス（ＭＵＬ ｓｒｃ）としてそれぞれ１及び
２を伴い、かつデスティネーション・アドレス（ＭＵＬ
ｄｓｔ）として０を伴った乗算命令である。第２の命
令（ＡＤＤ命令）は、汎用レジスタＲ０に格納されたデ
ータと、汎用レジスタＲ３に格納されたデータとの加算
が算術論理演算ユニット２０により実行され、かつ該加
算の結果を表すデータが汎用レジスタＲ０に書き込まれ
ることを要求するものである。すなわち、第２の命令
は、第１及び第２のソース・アドレス（ＡＤＤ ｓｒ
ｃ）としてそれぞれ０及び３を伴い、かつデスティネー
ション・アドレス（ＡＤＤ ｄｓｔ）として０を伴った
加算命令である。
動作例を示している。この例では、次の２命令、すなわ
ち、 ＭＵＬ Ｒ０，Ｒ１，Ｒ２ ＡＤＤ Ｒ０，Ｒ０，Ｒ３ が順次実行されるものとする。第１の命令（ＭＵＬ命
令）は、汎用レジスタＲ１に格納されたデータと、汎用
レジスタＲ２に格納されたデータとの乗算が乗算ユニッ
ト３０により実行され、かつ該乗算の結果を表すデータ
が汎用レジスタＲ０に書き込まれることを要求するもの
である。すなわち、第１の命令は、第１及び第２のソー
ス・アドレス（ＭＵＬ ｓｒｃ）としてそれぞれ１及び
２を伴い、かつデスティネーション・アドレス（ＭＵＬ
ｄｓｔ）として０を伴った乗算命令である。第２の命
令（ＡＤＤ命令）は、汎用レジスタＲ０に格納されたデ
ータと、汎用レジスタＲ３に格納されたデータとの加算
が算術論理演算ユニット２０により実行され、かつ該加
算の結果を表すデータが汎用レジスタＲ０に書き込まれ
ることを要求するものである。すなわち、第２の命令
は、第１及び第２のソース・アドレス（ＡＤＤ ｓｒ
ｃ）としてそれぞれ０及び３を伴い、かつデスティネー
ション・アドレス（ＡＤＤ ｄｓｔ）として０を伴った
加算命令である。
【００２１】図６によれば、サイクルＴ１において、デ
コーダ６０によりＭＵＬ命令がデコードされる。このデ
コードの結果、ＲＡＡｄ＝１、ＲＢＡｄ＝２、ＷＡｄ＝
０、ＭＥ＝１となる。サイクルＴ２では、乗算ユニット
３０によりＭＵＬ命令が実行されるとともに、デコーダ
６０によりＡＤＤ命令がデコードされる。このデコード
の結果、ＲＡＡｄ＝０、ＲＢＡｄ＝３、ＷＡｄ＝０、Ｍ
Ｅ＝０となる。ＡＤＤ命令は、サイクルＴ３において算
術論理演算ユニット２０により実行される。
コーダ６０によりＭＵＬ命令がデコードされる。このデ
コードの結果、ＲＡＡｄ＝１、ＲＢＡｄ＝２、ＷＡｄ＝
０、ＭＥ＝１となる。サイクルＴ２では、乗算ユニット
３０によりＭＵＬ命令が実行されるとともに、デコーダ
６０によりＡＤＤ命令がデコードされる。このデコード
の結果、ＲＡＡｄ＝０、ＲＢＡｄ＝３、ＷＡｄ＝０、Ｍ
Ｅ＝０となる。ＡＤＤ命令は、サイクルＴ３において算
術論理演算ユニット２０により実行される。
【００２２】更に図６によれば、サイクルＴ２におい
て、ＭＵＬ命令に係る書き込みアドレスＷＡｄが乗算タ
グＭＴＡＧとして記憶され、かつ乗算実行フラグＭＥＦ
が有効になる。更に、サイクルＴ３において、サイクル
Ｔ２における乗算の結果を表すデータが汎用レジスタＲ
０に代わって代用レジスタ４０に格納されるように、書
き込み信号ＷＲが生成される（図３中のステップ１０６
参照）。第２の一致検出回路７４は、サイクルＴ２にお
いて、ＡＤＤ命令に係る第１の読み出しアドレスＲＡＡ
ｄと、乗算タグＭＴＡＧとの一致を検出し、第１の読み
出しヒット信号ＲＡＨを発行する。この結果、サイクル
Ｔ３において、Ａバスへの読み出し信号ＲＡＴが発行さ
れるので、汎用レジスタＲ０に代わって代用レジスタ４
０から、ＡＤＤ命令の第１のオペランドがＡバス５１を
介して算術論理演算ユニット２０へ供給される（図４中
のステップ２０５参照）。ただし、第３の一致検出回路
７５は、サイクルＴ２において、ＡＤＤ命令に係る第２
の読み出しアドレスＲＢＡｄと、乗算タグＭＴＡＧとの
不一致を検出するので、第２の読み出しヒット信号ＲＢ
Ｈを発行しない。したがって、ＡＤＤ命令の第２のオペ
ランドは、レジスタファイル１０の中の汎用レジスタＲ
３から、Ｂバス５２を介して算術論理演算ユニット２０
へ供給される（図４中のステップ２０６参照）。第１の
一致検出回路７３は、サイクルＴ２において、ＡＤＤ命
令に係る書き込みアドレスＷＡｄと、乗算タグＭＴＡＧ
との一致を検出し、書き込みヒット信号ＷＨを発行す
る。この結果、サイクルＴ３において、乗算実行フラグ
ＭＥＦが無効にされる（図３中のステップ１１１参
照）。
て、ＭＵＬ命令に係る書き込みアドレスＷＡｄが乗算タ
グＭＴＡＧとして記憶され、かつ乗算実行フラグＭＥＦ
が有効になる。更に、サイクルＴ３において、サイクル
Ｔ２における乗算の結果を表すデータが汎用レジスタＲ
０に代わって代用レジスタ４０に格納されるように、書
き込み信号ＷＲが生成される（図３中のステップ１０６
参照）。第２の一致検出回路７４は、サイクルＴ２にお
いて、ＡＤＤ命令に係る第１の読み出しアドレスＲＡＡ
ｄと、乗算タグＭＴＡＧとの一致を検出し、第１の読み
出しヒット信号ＲＡＨを発行する。この結果、サイクル
Ｔ３において、Ａバスへの読み出し信号ＲＡＴが発行さ
れるので、汎用レジスタＲ０に代わって代用レジスタ４
０から、ＡＤＤ命令の第１のオペランドがＡバス５１を
介して算術論理演算ユニット２０へ供給される（図４中
のステップ２０５参照）。ただし、第３の一致検出回路
７５は、サイクルＴ２において、ＡＤＤ命令に係る第２
の読み出しアドレスＲＢＡｄと、乗算タグＭＴＡＧとの
不一致を検出するので、第２の読み出しヒット信号ＲＢ
Ｈを発行しない。したがって、ＡＤＤ命令の第２のオペ
ランドは、レジスタファイル１０の中の汎用レジスタＲ
３から、Ｂバス５２を介して算術論理演算ユニット２０
へ供給される（図４中のステップ２０６参照）。第１の
一致検出回路７３は、サイクルＴ２において、ＡＤＤ命
令に係る書き込みアドレスＷＡｄと、乗算タグＭＴＡＧ
との一致を検出し、書き込みヒット信号ＷＨを発行す
る。この結果、サイクルＴ３において、乗算実行フラグ
ＭＥＦが無効にされる（図３中のステップ１１１参
照）。
【００２３】図７は、図１のデータ処理装置の他の具体
的な動作例を示している。この例では、次の２命令、す
なわち、 ＭＵＬ Ｒ０，Ｒ１，Ｒ２ ＭＵＬ Ｒ１，Ｒ０，Ｒ３ が順次実行されるものとする。第１の命令（ＭＵＬ０命
令）は、汎用レジスタＲ１に格納されたデータと、汎用
レジスタＲ２に格納されたデータとの乗算が乗算ユニッ
ト３０により実行され、かつ該乗算の結果を表すデータ
が汎用レジスタＲ０に書き込まれることを要求するもの
である。すなわち、第１の命令は、第１及び第２のソー
ス・アドレス（ＭＵＬ０ ｓｒｃ）としてそれぞれ１及
び２を伴い、かつデスティネーション・アドレス（ＭＵ
Ｌ０ ｄｓｔ）として０を伴った乗算命令である。第２
の命令（ＭＵＬ１命令）は、汎用レジスタＲ０に格納さ
れたデータと、汎用レジスタＲ３に格納されたデータと
の乗算が乗算ユニット３０により実行され、かつ該乗算
の結果を表すデータが汎用レジスタＲ１に書き込まれる
ことを要求するものである。すなわち、第２の命令は、
第１及び第２のソース・アドレス（ＭＵＬ１ ｓｒｃ）
としてそれぞれ０及び３を伴い、かつデスティネーショ
ン・アドレス（ＭＵＬ１ ｄｓｔ）として１を伴った乗
算命令である。
的な動作例を示している。この例では、次の２命令、す
なわち、 ＭＵＬ Ｒ０，Ｒ１，Ｒ２ ＭＵＬ Ｒ１，Ｒ０，Ｒ３ が順次実行されるものとする。第１の命令（ＭＵＬ０命
令）は、汎用レジスタＲ１に格納されたデータと、汎用
レジスタＲ２に格納されたデータとの乗算が乗算ユニッ
ト３０により実行され、かつ該乗算の結果を表すデータ
が汎用レジスタＲ０に書き込まれることを要求するもの
である。すなわち、第１の命令は、第１及び第２のソー
ス・アドレス（ＭＵＬ０ ｓｒｃ）としてそれぞれ１及
び２を伴い、かつデスティネーション・アドレス（ＭＵ
Ｌ０ ｄｓｔ）として０を伴った乗算命令である。第２
の命令（ＭＵＬ１命令）は、汎用レジスタＲ０に格納さ
れたデータと、汎用レジスタＲ３に格納されたデータと
の乗算が乗算ユニット３０により実行され、かつ該乗算
の結果を表すデータが汎用レジスタＲ１に書き込まれる
ことを要求するものである。すなわち、第２の命令は、
第１及び第２のソース・アドレス（ＭＵＬ１ ｓｒｃ）
としてそれぞれ０及び３を伴い、かつデスティネーショ
ン・アドレス（ＭＵＬ１ ｄｓｔ）として１を伴った乗
算命令である。
【００２４】図７によれば、サイクルＴ１において、デ
コーダ６０によりＭＵＬ０命令がデコードされる。この
デコードの結果、ＲＡＡｄ＝１、ＲＢＡｄ＝２、ＷＡｄ
＝０、ＭＥ＝１となる。サイクルＴ２では、乗算ユニッ
ト３０によりＭＵＬ０命令が実行されるとともに、デコ
ーダ６０によりＭＵＬ１命令がデコードされる。このデ
コードの結果、ＲＡＡｄ＝０、ＲＢＡｄ＝３、ＷＡｄ＝
１、ＭＥ＝１となる。ＭＵＬ１命令は、サイクルＴ３に
おいて乗算ユニット（ＭＵＬ）３０により実行される。
コーダ６０によりＭＵＬ０命令がデコードされる。この
デコードの結果、ＲＡＡｄ＝１、ＲＢＡｄ＝２、ＷＡｄ
＝０、ＭＥ＝１となる。サイクルＴ２では、乗算ユニッ
ト３０によりＭＵＬ０命令が実行されるとともに、デコ
ーダ６０によりＭＵＬ１命令がデコードされる。このデ
コードの結果、ＲＡＡｄ＝０、ＲＢＡｄ＝３、ＷＡｄ＝
１、ＭＥ＝１となる。ＭＵＬ１命令は、サイクルＴ３に
おいて乗算ユニット（ＭＵＬ）３０により実行される。
【００２５】更に図７によれば、サイクルＴ２におい
て、ＭＵＬ０命令に係る書き込みアドレスＷＡｄが乗算
タグＭＴＡＧとして記憶され、かつ乗算実行フラグＭＥ
Ｆが有効になる。更に、サイクルＴ３において、サイク
ルＴ２でのＭＵＬ０命令に係る乗算の結果を表すデータ
が汎用レジスタＲ０に代わって代用レジスタ４０に格納
されるように、書き込み信号ＷＲが生成される。第２の
一致検出回路７４は、サイクルＴ２において、ＭＵＬ１
命令に係る第１の読み出しアドレスＲＡＡｄと、乗算タ
グＭＴＡＧとの一致を検出し、第１の読み出しヒット信
号ＲＡＨを発行する。この結果、サイクルＴ３におい
て、Ａバスへの読み出し信号ＲＡＴが発行されるので、
汎用レジスタＲ０に代わって代用レジスタ４０から、Ｍ
ＵＬ１命令の第１のオペランドがＡバス５１を介して乗
算ユニット３０へ供給される。ただし、第３の一致検出
回路７５は、サイクルＴ２において、ＭＵＬ１命令に係
る第２の読み出しアドレスＲＢＡｄと、乗算タグＭＴＡ
Ｇとの不一致を検出するので、第２の読み出しヒット信
号ＲＢＨを発行しない。したがって、ＭＵＬ１命令の第
２のオペランドは、レジスタファイル１０の中の汎用レ
ジスタＲ３から、Ｂバス５２を介して乗算ユニット３０
へ供給される。第１の一致検出回路７３は、サイクルＴ
２において、ＭＵＬ１命令に係る書き込みアドレスＷＡ
ｄと、乗算タグＭＴＡＧとの不一致を検出するので、書
き込みヒット信号ＷＨを発行しない。この結果、サイク
ルＴ３において、Ｃバスへの読み出し信号ＲＣＴが発行
されるので、代用レジスタ４０に格納されたＭＵＬ０命
令に係る乗算結果がＣバス５３を介してレジスタファイ
ル１０へ転送され、該乗算結果が乗算タグＭＴＡＧで指
定された汎用レジスタＲ０に書き込まれる。また、サイ
クルＴ３において、乗算タグＭＴＡＧがＭＵＬ１命令に
係る書き込みアドレスＷＡｄに更新される。更に、サイ
クルＴ４において、サイクルＴ３でのＭＵＬ１命令に係
る乗算の結果を表すデータが汎用レジスタＲ１に代わっ
て代用レジスタ４０に格納されるように、書き込み信号
ＷＲが生成される（図３中のステップ１０７参照）。
て、ＭＵＬ０命令に係る書き込みアドレスＷＡｄが乗算
タグＭＴＡＧとして記憶され、かつ乗算実行フラグＭＥ
Ｆが有効になる。更に、サイクルＴ３において、サイク
ルＴ２でのＭＵＬ０命令に係る乗算の結果を表すデータ
が汎用レジスタＲ０に代わって代用レジスタ４０に格納
されるように、書き込み信号ＷＲが生成される。第２の
一致検出回路７４は、サイクルＴ２において、ＭＵＬ１
命令に係る第１の読み出しアドレスＲＡＡｄと、乗算タ
グＭＴＡＧとの一致を検出し、第１の読み出しヒット信
号ＲＡＨを発行する。この結果、サイクルＴ３におい
て、Ａバスへの読み出し信号ＲＡＴが発行されるので、
汎用レジスタＲ０に代わって代用レジスタ４０から、Ｍ
ＵＬ１命令の第１のオペランドがＡバス５１を介して乗
算ユニット３０へ供給される。ただし、第３の一致検出
回路７５は、サイクルＴ２において、ＭＵＬ１命令に係
る第２の読み出しアドレスＲＢＡｄと、乗算タグＭＴＡ
Ｇとの不一致を検出するので、第２の読み出しヒット信
号ＲＢＨを発行しない。したがって、ＭＵＬ１命令の第
２のオペランドは、レジスタファイル１０の中の汎用レ
ジスタＲ３から、Ｂバス５２を介して乗算ユニット３０
へ供給される。第１の一致検出回路７３は、サイクルＴ
２において、ＭＵＬ１命令に係る書き込みアドレスＷＡ
ｄと、乗算タグＭＴＡＧとの不一致を検出するので、書
き込みヒット信号ＷＨを発行しない。この結果、サイク
ルＴ３において、Ｃバスへの読み出し信号ＲＣＴが発行
されるので、代用レジスタ４０に格納されたＭＵＬ０命
令に係る乗算結果がＣバス５３を介してレジスタファイ
ル１０へ転送され、該乗算結果が乗算タグＭＴＡＧで指
定された汎用レジスタＲ０に書き込まれる。また、サイ
クルＴ３において、乗算タグＭＴＡＧがＭＵＬ１命令に
係る書き込みアドレスＷＡｄに更新される。更に、サイ
クルＴ４において、サイクルＴ３でのＭＵＬ１命令に係
る乗算の結果を表すデータが汎用レジスタＲ１に代わっ
て代用レジスタ４０に格納されるように、書き込み信号
ＷＲが生成される（図３中のステップ１０７参照）。
【００２６】以上のように、図１のデータ処理装置で
は、レジスタファイル１０の中の４個の汎用レジスタＲ
０，Ｒ１，Ｒ２，Ｒ３のうちのいずれかに代わって乗算
ユニット３０の演算結果を表すデータのみを格納するた
めの代用レジスタ４０を該乗算ユニット３０の近傍に備
えた構成を採用した。ただし、例えば除算ユニットの演
算結果を表すデータのみを格納するための代用レジスタ
を設けてもよい。また、１個の代用レジスタを乗算ユニ
ットと除算ユニットとで共用するようにしてもよい。こ
の場合には乗算ユニットと除算ユニットとで構成される
乗除算ユニットの演算結果を表すデータのみが代用レジ
スタに格納される。なお、レジスタファイル１０の中の
汎用レジスタの数は任意である。
は、レジスタファイル１０の中の４個の汎用レジスタＲ
０，Ｒ１，Ｒ２，Ｒ３のうちのいずれかに代わって乗算
ユニット３０の演算結果を表すデータのみを格納するた
めの代用レジスタ４０を該乗算ユニット３０の近傍に備
えた構成を採用した。ただし、例えば除算ユニットの演
算結果を表すデータのみを格納するための代用レジスタ
を設けてもよい。また、１個の代用レジスタを乗算ユニ
ットと除算ユニットとで共用するようにしてもよい。こ
の場合には乗算ユニットと除算ユニットとで構成される
乗除算ユニットの演算結果を表すデータのみが代用レジ
スタに格納される。なお、レジスタファイル１０の中の
汎用レジスタの数は任意である。
【００２７】最後に、代用レジスタ４０を使用すること
により図１のデータ処理装置の処理速度がどれだけ向上
するのかを、具体的に説明する。乗算ユニット３０の演
算結果を表すデータを該乗算ユニット３０の近傍に設け
られた代用レジスタ４０へ書き込むのを止めて、該デー
タを乗算ユニット３０からＣバス５３を経由してレジス
タファイル１０へ直接書き込むことを考えると、Ｃバス
５３を経由したデータ転送に大きな遅延が生じる。０．
３５μｍプロセスに従ってバス配線がなされるものとす
ると、代用レジスタ４０を使用しない場合のクロック信
号ＣＬＫの周波数上限は例えば９０．９ＭＨｚである。
これに対して代用レジスタ４０を使用した場合には、同
じ条件でクロック信号ＣＬＫの周波数を１００ＭＨｚに
まで高めることができる。つまり、クロックレートの１
０％向上を達成できる。今後プロセスの微細化が更に進
むと、ＬＳＩの遅延要因の中で配線遅延が支配的となる
ので、本発明の効果はますます大きくなるものと考えら
れる。
により図１のデータ処理装置の処理速度がどれだけ向上
するのかを、具体的に説明する。乗算ユニット３０の演
算結果を表すデータを該乗算ユニット３０の近傍に設け
られた代用レジスタ４０へ書き込むのを止めて、該デー
タを乗算ユニット３０からＣバス５３を経由してレジス
タファイル１０へ直接書き込むことを考えると、Ｃバス
５３を経由したデータ転送に大きな遅延が生じる。０．
３５μｍプロセスに従ってバス配線がなされるものとす
ると、代用レジスタ４０を使用しない場合のクロック信
号ＣＬＫの周波数上限は例えば９０．９ＭＨｚである。
これに対して代用レジスタ４０を使用した場合には、同
じ条件でクロック信号ＣＬＫの周波数を１００ＭＨｚに
まで高めることができる。つまり、クロックレートの１
０％向上を達成できる。今後プロセスの微細化が更に進
むと、ＬＳＩの遅延要因の中で配線遅延が支配的となる
ので、本発明の効果はますます大きくなるものと考えら
れる。
【００２８】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、複数の演算ユニットのうちの特定の演算ユニットの
演算結果を表すデータをレジスタファイルの複数の汎用
レジスタのうちのいずれかに代わって格納するための代
用レジスタを備えたデータ処理装置の構成を採用したの
で、特定演算ユニットの演算結果を表すデータをバス経
由でレジスタファイルに書き込むのに要する時間を省く
ことができ、データ処理装置の処理速度を向上させるこ
とができる。
ば、複数の演算ユニットのうちの特定の演算ユニットの
演算結果を表すデータをレジスタファイルの複数の汎用
レジスタのうちのいずれかに代わって格納するための代
用レジスタを備えたデータ処理装置の構成を採用したの
で、特定演算ユニットの演算結果を表すデータをバス経
由でレジスタファイルに書き込むのに要する時間を省く
ことができ、データ処理装置の処理速度を向上させるこ
とができる。
【図１】本発明に係るデータ処理装置の構成例を示すブ
ロック図である。
ロック図である。
【図２】図１中の代用レジスタの内部構成を示す回路図
である。
である。
【図３】図１中のレジスタファイル及び代用レジスタへ
のデータの書き込み動作を示すフローチャート図であ
る。
のデータの書き込み動作を示すフローチャート図であ
る。
【図４】図１中のレジスタファイル及び代用レジスタか
らのデータの読み出し動作を示すフローチャート図であ
る。
らのデータの読み出し動作を示すフローチャート図であ
る。
【図５】図１中のコントローラの内部構成を示す回路図
である。
である。
【図６】図１のデータ処理装置の動作例を示すタイミン
グチャート図である。
グチャート図である。
【図７】図１のデータ処理装置の他の動作例を示すタイ
ミングチャート図である。
ミングチャート図である。
１０ レジスタファイル ２０ 算術論理演算ユニット ３０ 乗算ユニット（特定演算ユニット） ４０ 代用レジスタ ４１ レジスタ ４２，４３，４４ 出力ゲート ５１ Ａバス ５２ Ｂバス ５３ Ｃバス ６０ デコーダ ７０ コントローラ ７１ タグレジスタ ７２ フラグレジスタ ７３，７４，７５ 一致検出回路 ７６，７７ 書き込み制御回路 ７８，７９ 読み出し制御回路 ＩＮＳＴ 命令 ＭＥ 乗算実行信号 ＭＥＦ 乗算実行フラグ ＭＴＡＧ 乗算タグ ＲＡＡｄ，ＲＢＡｄ 読み出しアドレス ＷＡｄ 書き込みアドレス
Claims (11)
- 【請求項１】 各々データを格納するための複数の汎用
レジスタを有するレジスタファイルと、 各々前記レジスタファイルとデータの受け渡しを行い、
かつ各々対応する命令により指定された演算を実行する
ための複数の演算ユニットと、 前記複数の演算ユニットのうちの特定の演算ユニットの
演算結果を表すデータを前記複数の汎用レジスタのうち
のいずれかの汎用レジスタに代わって格納するための代
用レジスタと、 前記レジスタファイルへのデータの書き込み、該レジス
タファイルに格納されたデータの読み出し、前記代用レ
ジスタへのデータの書き込み、及び該代用レジスタに格
納されたデータの読み出しを制御するためのコントロー
ラとを備え、 前記コントローラは、前記代用レジスタが前記複数の汎
用レジスタのうちのいずれの汎用レジスタに代わるもの
であるかを示すタグを記憶するためのタグレジスタを有
することを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、 前記特定の演算ユニットは、前記複数の演算ユニットの
うちのクリティカルパスを構成する演算ユニットである
ことを特徴とするデータ処理装置。 - 【請求項３】 請求項１記載のデータ処理装置におい
て、 前記特定の演算ユニットは、乗算ユニットであることを
特徴とするデータ処理装置。 - 【請求項４】 請求項１記載のデータ処理装置におい
て、 前記コントローラは、前記代用レジスタに格納されたデ
ータが有効であるか無効であるかを示すフラグを記憶す
るためのフラグレジスタを更に有することを特徴とする
データ処理装置。 - 【請求項５】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記特定の演算ユニットで実行されるべき演算を指定
し、かつ該指定された演算の結果が前記複数の汎用レジ
スタのうちのいずれの汎用レジスタに格納されるべきか
を指定する書き込みアドレスを伴う命令が与えられ、か
つ、 前記フラグレジスタのフラグが無効を示している場合に
は、 前記特定の演算ユニットの演算結果を表すデータが前記
代用レジスタに書き込まれるように制御し、 有効を示すように前記フラグレジスタのフラグを更新
し、かつ、 前記タグレジスタのタグを前記書き込みアドレスに更新
する機能を有することを特徴とするデータ処理装置。 - 【請求項６】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記特定の演算ユニットで実行されるべき演算を指定
し、かつ該指定された演算の結果が前記複数の汎用レジ
スタのうちのいずれの汎用レジスタに格納されるべきか
を指定する書き込みアドレスを伴う命令が与えられ、 前記フラグレジスタのフラグが有効を示し、かつ、 前記書き込みアドレスが前記タグレジスタのタグと一致
した場合には、 前記フラグレジスタのフラグ及び前記タグレジスタのタ
グを更新することなく、前記特定の演算ユニットの演算
結果を表すデータが前記代用レジスタに書き込まれるよ
うに制御する機能を有することを特徴とするデータ処理
装置。 - 【請求項７】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記特定の演算ユニットで実行されるべき演算を指定
し、かつ該指定された演算の結果が前記複数の汎用レジ
スタのうちのいずれの汎用レジスタに格納されるべきか
を指定する書き込みアドレスを伴う命令が与えられ、 前記フラグレジスタのフラグが有効を示し、かつ、 前記書き込みアドレスが前記タグレジスタのタグと一致
しない場合には、 前記代用レジスタに格納されたデータが前記複数の汎用
レジスタのうち前記タグレジスタのタグにより指定され
た汎用レジスタへ転送されるように制御し、 前記タグレジスタのタグを前記書き込みアドレスに更新
し、かつ、 前記特定の演算ユニットの演算結果を表すデータが前記
代用レジスタに書き込まれるように制御する機能を有す
ることを特徴とするデータ処理装置。 - 【請求項８】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記特定の演算ユニットで実行されるべき演算以外の処
理を指定し、かつ該指定された処理の結果が前記複数の
汎用レジスタのうちのいずれの汎用レジスタに格納され
るべきかを指定する書き込みアドレスを伴う命令が与え
られ、 前記フラグレジスタのフラグが有効を示し、かつ、 前記書き込みアドレスが前記タグレジスタのタグと一致
した場合には、 前記指定された処理の結果を表すデータが前記複数の汎
用レジスタのうち前記書き込みアドレスにより指定され
た汎用レジスタに書き込まれるように制御し、かつ、 無効を示すように前記フラグレジスタのフラグを更新す
る機能を有することを特徴とするデータ処理装置。 - 【請求項９】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記特定の演算ユニットで実行されるべき演算以外の処
理を指定し、かつ該指定された処理の結果が前記複数の
汎用レジスタのうちのいずれの汎用レジスタに格納され
るべきかを指定する書き込みアドレスを伴う命令が与え
られ、かつ、 前記フラグレジスタのフラグが無効を示し又は前記書き
込みアドレスが前記タグレジスタのタグと一致しない場
合には、 前記フラグレジスタのフラグを更新することなく、前記
指定された処理の結果を表すデータが前記複数の汎用レ
ジスタのうち前記書き込みアドレスにより指定された汎
用レジスタに書き込まれるように制御する機能を有する
ことを特徴とするデータ処理装置。 - 【請求項１０】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記複数の汎用レジスタのうちのいずれの汎用レジスタ
のデータを読み出すべきかを指定する読み出しアドレス
を伴う命令が与えられ、 前記フラグレジスタのフラグが有効を示し、かつ、 前記読み出しアドレスが前記タグレジスタのタグと一致
した場合には、 前記代用レジスタに格納されたデータが読み出されるよ
うに制御する機能を有することを特徴とするデータ処理
装置。 - 【請求項１１】 請求項４記載のデータ処理装置におい
て、 前記コントローラは、 前記複数の汎用レジスタのうちのいずれの汎用レジスタ
のデータを読み出すべきかを指定する読み出しアドレス
を伴う命令が与えられ、かつ、 前記フラグレジスタのフラグが無効を示し又は前記読み
出しアドレスが前記タグレジスタのタグと一致しない場
合には、 前記複数の汎用レジスタのうち前記読み出しアドレスに
より指定された汎用レジスタに格納されたデータが読み
出されるように制御する機能を有することを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218736A JP2869414B1 (ja) | 1997-08-20 | 1998-08-03 | データ処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22322097 | 1997-08-20 | ||
| JP9-223220 | 1997-08-20 | ||
| JP10218736A JP2869414B1 (ja) | 1997-08-20 | 1998-08-03 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2869414B1 true JP2869414B1 (ja) | 1999-03-10 |
| JPH11126154A JPH11126154A (ja) | 1999-05-11 |
Family
ID=26522723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218736A Expired - Lifetime JP2869414B1 (ja) | 1997-08-20 | 1998-08-03 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869414B1 (ja) |
-
1998
- 1998-08-03 JP JP10218736A patent/JP2869414B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11126154A (ja) | 1999-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |