JPH05307483A - レジスタ書き込み制御方法および回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は，命令を複数のステージの処理に分け
て実行するパイプライン計算機におけるレジスタ書き込
み制御方法および回路に関し，結果生成ステージ数が異
なる命令が混在してもパイプラインの乱れを抑えて実行
できるようにすることを目的とする。 【構成】レジスタファイル10に書くデータを一時的に保
持するレジスタファイル書き込みバッファ13を設け，結
果生成ステージ数が他の命令より多い命令において生成
されたレジスタファイル10に書くデータを，レジスタフ
ァイル10に書く代わりにレジスタファイル書き込みバッ
ファ13に書き，後続する命令においてレジスタファイル
10の書き込みポートが空いたときに，レジスタファイル
書き込みバッファ13のデータをレジスタファイル10に書
き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，命令を複数のステージ
の処理に分けて実行するパイプライン計算機におけるレ
ジスタ書き込み方式に係り，特に，ロード命令等のステ
ージ数が多い命令ではレジスタ書き込みの代わりにバッ
ファに書き，レジスタの書き込みポートが空いたとき
に，バッファからレジスタに書くことにより，ステージ
数をそろえ，パイプラインの乱れを抑えたレジスタ書き
込み制御方法および回路に関する。

【０００２】パイプライン計算機の処理の高速化を図る
ためには，パイプラインの乱れを抑えることが有効であ
る。しかし，命令によって必要とするステージ数が変わ
る場合があり，一般にはパイプラインが乱れる原因にな
る。ステージ数が異なる命令が現れる場合でも，パイプ
ラインの乱れを抑えることができれば，高速化を実現す
ることができるようになる。

【０００３】

【従来の技術】図５および図６は従来のパイプライン制
御の例を示す図，図７は従来の分岐命令を含むパイプラ
イン実行説明図，図８は従来技術によるバイパス制御等
の説明図である。

【０００４】図５の（イ）は，代表的なＲＩＳＣプロセ
ッサのパイプライン構成を示している。このプロセッサ
の場合，ロード（ＬＤ）命令は，命令をデコードするＤ
ステージ，デコード結果に基づいて命令を実行するＥス
テージ，キャッシュアクセスを行うＣステージ，結果を
レジスタ等に書き込むＷステージの４ステージによって
処理される。一方，演算命令は，キャッシュアクセスが
なく，Ｄステージ，Ｅステージ，Ｗステージの３ステー
ジによって処理される。

【０００５】このような命令処理機構を持つプロセッサ
では，ロード命令のすぐ後に，演算命令である加算（Ａ
ＤＤ）命令が続くと，例えば図５の（ロ）に示すよう
に，Ｗステージが重なってしまうことになる。したがっ
て，例えば図５の（ハ）に示すように，ＬＤ命令のすぐ
後のＡＤＤ命令をＤステージでインターロックし，Ｗス
テージが重ならないようにする必要がある。

【０００６】このように，命令の処理に必要なステージ
数が異なる命令が混在するプロセッサでは，長いステー
ジが必要なＬＤ命令等が実行された場合に，次の短いス
テージ数で済む命令におけるインターロックのために，
パイプラインが乱れることになる。図５の（ハ）に示す
例では，６τの間に３命令実行しているが，Ｘτの中に
Ｙ個のＬＤ命令があるとすると，Ｘ−Ｙ−２個の命令を
実行することになる。

【０００７】このようなパイプラインの乱れを抑える解
決策の一つとして，全命令のステージ数を最も長いステ
ージ数に揃える方法がある。図６の（イ）は，そのパイ
プライン構成の例を示している。演算命令ではＣステー
ジでは何も行なっていない。

【０００８】図６の（ロ）に，そのパイプライン動作の
様子を示す。ここでも，６τの間に３命令実行している
が，Ｘτの中にＹ個のＬＤ命令があるとすると，Ｘ−３
個の命令を実行できる。すなわち，ある程度のＬＤ命令
が実行される場合には，図６の（イ）に示すパイプライ
ン構成のほうが，図５の（イ）に示すパイプライン構成
よりも性能が出ることになる。

【０００９】しかし，パイプラインの長さが長くなるこ
とによって性能が低下する場合がある。命令が投入され
てから結果の出るまでの時間（これをパイプラインの立
ち上がり時間と言う）が長くなるからである。図５のＡ
ＤＤ命令では３τであるが，図６のＡＤＤ命令では４τ
になる。分岐命令が多い場合には，この立ち上がり時間
が短い方が高い性能が出る。

【００１０】図５に示すパイプライン構成の場合，分岐
命令を含むパイプライン実行の様子は，例えば図７の
（イ）に示すようになり，Ｘτの中にＹ個の分岐が実行
されたとすると，Ｘ−２Ｙ個の命令を実行する。一方，
図６に示す構成の場合には，分岐命令を含むパイプライ
ン実行の様子は，図７の（ロ）に示すようになり，Ｘτ
の中にＹ個の分岐が実行されたとすると，Ｘ−３Ｙ個の
命令しか実行されない。

【００１１】このような分岐命令によるパイプラインの
乱れは，遅延分岐（ディレイドブランチ）機構や，分岐
先の命令を予測し予めプリフェッチするような回路（ブ
ランチヒストリ，ブランチターゲットキャッシュなどが
既に実用化されている）を持つことによって少なくする
ことが可能であるが，いずれにせよパイプラインの長さ
が長い方がより大きな性能低下を引き起こす。

【００１２】したがって，パイプライン計算機の処理の
高速化を図るためには，パイプラインの長さを増加させ
ないでＬＤ命令のようなステージの長い命令を，パイプ
ラインの乱れが発生しないように実行することが望まれ
る。

【００１３】ここでデータの依存があった場合，すなわ
ち先行命令で演算した結果を後続命令が演算のオペラン
ドとして使用する場合のデータのバイパスについて，従
来の技術を説明する。

【００１４】図５の（ハ）に示す例の場合，Ｅステージ
を実行している時には先行命令はＷステージを実行して
いるかまたは完了している。先行命令が完了している場
合には，Ｅステージに必要な値はＧＲ（汎用レジスタ）
などに格納されているので，Ｄステージで読み出すこと
ができる。一方，先行命令がＷステージを実行している
場合には，先行命令の演算の結果を先行命令のＥステー
ジの終りまたはＷステージの始めから，後続の命令のＤ
ステージの終りまたはＥステージの始めにバイパスする
ことによって直前の命令で更新されたＧＲの値を使用す
ることができる（図８の（ロ）参照）。

【００１５】図６の（ロ）に示すような例の場合には，
先行する命令が演算命令でＥステージの終りに結果が出
るのならば，後続命令はバイパスによって直前の命令で
更新されたＧＲの値を使用することができる。しかし，
先行する命令がＬＤ命令でＣステージの終りに結果が出
るのならば，後続命令はバイパスによって直前の命令で
更新されたＧＲの値を使用することができない。したが
って，後続命令はインターロックしなければならない。

【００１６】ＡＤＤ命令をインターロックさせない方法
としてＧＲの書き込みポートを追加する方法がある。こ
の方法は，例えば図８の（イ）に示すように，ＬＤ命令
のＷステージを特別なステージ（以後Ｂステージと呼
ぶ）とし，パイプラインレジスタを追加する。また，今
までの説明でＣステージと呼んでいたステージをＷステ
ージとする。割り込みなどはこのＷステージで発生し，
あたかもＷステージで命令は終了したかのように制御を
行なう。

【００１７】また，データの依存があった場合のデータ
のバイパスは，図５の（ハ）に示す例の場合で説明した
ように制御する。すなわち，バイパスは図８の（ロ）に
示すように行われる。なお，図８において，１０は汎用
レジスタを含むレジスタファイル，１１は演算器，１２
はキャッシュメモリを表している。

【００１８】

【発明が解決しようとする課題】図８の（イ）に示すよ
うな解決法は，ＧＲの書き込みポートを増加させる必要
がある。ＧＲのポート数の増加は，ハードウエアの物量
の大幅な増加を伴う。そこで，本発明は，ＧＲのポート
数の増加なしに，かつ，パイプラインの長さを増加させ
ないで，ＬＤ命令のようなステージの長い命令をパイプ
ラインの乱れが発生しないように実行する手段を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】図１は本発明の原理説明
図である。図１において，１０は汎用レジスタや浮動小
数点レジスタ等の命令の実行結果を書くレジスタファイ
ル，１１は演算器，１２はキャッシュメモリ，１３はレ
ジスタファイル書き込みバッファを表す。

【００２０】本発明では，レジスタファイル１０に書く
データが演算やメモリアクセスなどによって生成される
までの結果生成ステージ数が異なる命令を持つパイプラ
イン計算機において，次のようなレジスタ書き込み制御
を行う。

【００２１】レジスタファイル１０に書くデータを一時
的に保持するレジスタファイル書き込みバッファ１３を
設ける。そして，図１の（イ）に示すように，結果生成
ステージ数が他の命令より多い命令ａにおいて生成され
たレジスタファイル１０に書くデータを，レジスタファ
イル１０に書く代わりにレジスタファイル書き込みバッ
ファ１３に書き，後続する命令ｃにおいてレジスタファ
イル１０の書き込みポートが空いたときに，レジスタフ
ァイル書き込みバッファ１３のデータをレジスタファイ
ル１０に書き込む。

【００２２】また，後続する命令におけるレジスタ読み
出し要求が，レジスタファイル書き込みバッファ１３が
持つレジスタのデータに対して行われたとき，レジスタ
ファイル書き込みバッファ１３からデータを供給するよ
うにする。

【００２３】図１の（ロ）に示すように，結果生成ステ
ージ数が他の命令より多い命令ｄ，ｅが連続するとき，
後の命令ｅにおけるメモリアクセスのＷ／Ｃステージで
レジスタファイル１０の書き込みポートが空いていると
きに，前の命令ｄにおけるメモリアクセスで得たデータ
を直接バイパスしてレジスタファイル１０に書き込む。

【００２４】以上のようなレジスタ書き込みを行うため
に，本発明のレジスタ書き込み回路は，レジスタファイ
ル１０に書くデータを一時的に保持するレジスタファイ
ル書き込みバッファ１３と，レジスタファイル書き込み
バッファ１３がレジスタファイル１０に書くデータを保
持するとき，レジスタファイル書き込みバッファ１３が
有効であることを示すバッファ有効表示回路（図２に示
すバッファ有効表示回路２７）と，結果生成ステージ数
が他の命令より多い命令において生成されたレジスタフ
ァイル１０に書くデータを，レジスタファイル書き込み
バッファ１３に書き込むことを指示する回路（図２に示
すロード命令実行中表示回路２１等）と，後続する命令
においてレジスタファイル１０の書き込みポートが空い
たときに，レジスタファイル書き込みバッファ１３のデ
ータを選択してレジスタファイル１０に書き込むレジス
タ書き込みデータ選択回路（図２に示すレジスタ書き込
みデータ選択回路２５）と，後続する命令におけるレジ
スタ読み出し要求が，レジスタファイル書き込みバッフ
ァ１３が持つレジスタのデータに対して行われたとき，
レジスタファイル書き込みバッファ１３からデータを供
給するオペランド選択回路（図２に示すオペランド選択
回路３２，３３）とを持つ。

【００２５】

【作用】本発明は，レジスタファイル書き込みバッファ
１３を使用することによって，レジスタファイル１０の
書き込みポート数を増加させずに目的を達成するもので
ある。

【００２６】図１の（イ）に示すようにロード（ＬＤ）
命令ａのＢステージでは，レジスタファイル１０への書
き込みを行なわず，レジスタファイル書き込みバッファ
１３に書き込む。そして，次のＬＤ命令ｃのＷステージ
で，レジスタファイル書き込みバッファ１３のデータを
レジスタファイル１０へ書き込む。したがって，ＬＤ命
令ａの後続命令は，実際にレジスタファイル１０にロー
ドされたデータが反映されるまでは，レジスタファイル
書き込みバッファ１３のデータを使用しなくてはならな
い。ただし，ＬＤ命令の直後の命令でデータ依存性があ
る場合には，図８の（ロ）で示した従来と同様なバイパ
ス制御によってデータを受けとる。

【００２７】また，ＬＤ命令が連続する場合には，図１
の（ロ）に示すように，レジスタファイル書き込みバッ
ファ１３からレジスタファイル１０に書き込まずに，キ
ャッシュメモリ１２の出力を直接バイパスして書き込み
を行なう。

【００２８】こうすることにより，ステージ数の長いロ
ード命令やステージ数の短い演算命令が混在しても，パ
イプラインが乱れるのを抑止することができ，パイプラ
イン計算機の高速化が可能になる。

【００２９】

【実施例】

１．回路構成の例 図２は本発明の実施例ブロック図を示す。

【００３０】図２において，符号１０，１１，１３は図
１に示すものに対応する。レジスタ番号保持回路２０
は，レジスタ書き込みアドレスを保持するレジスタであ
る。ロード命令実行中表示回路２１は，Ｃステージでロ
ード命令が実行されていることを示す信号を保持するレ
ジスタである。レジスタ書き込み表示回路２２は，レジ
スタに書き込みをするかどうかを指示する信号を保持す
るレジスタである。

【００３１】レジスタファイル書き込み制御信号生成回
路２３は，レジスタファイル１０への書き込みイネーブ
ル信号を生成する回路である。書き込みレジスタ番号選
択回路２４は，レジスタファイル１０への書き込みアド
レスを選択する回路である。レジスタ書き込みデータ選
択回路２５は，レジスタファイル１０にどのデータを書
き込むかを選択する回路である。

【００３２】バッファ保持レジスタ番号保持回路２６
は，レジスタファイル書き込みバッファ１３の内容がど
のレジスタ番号の内容を保持しているかを示すレジスタ
である。バッファ有効表示回路２７は，レジスタファイ
ル書き込みバッファ１３が有効なデータを保持している
ことを示すレジスタである。

【００３３】Ｅステージバイパス制御回路２８は，Ｅス
テージのバイパス制御を行う回路，Ｃステージバイパス
制御回路２９は，Ｃステージのバイパス制御を行う回路
である。これらについては，従来の回路と同様でよいの
で，ここでの詳細な説明は省略する。

【００３４】バッファ読み出し制御回路３０は，デコー
ド結果による読み出しレジスタ番号信号（D-GR-RD-ADR-
1,D-GR-RD-ADR-2)と，バッファ保持レジスタ番号保持回
路２６からの出力信号と，バッファ有効表示回路２７の
出力信号とを入力し，レジスタファイル書き込みバッフ
ァ読み出し信号を出力する回路である。

【００３５】バッファ有効化制御回路３１は，レジスタ
ファイル書き込みバッファ１３にデータを書き込んだと
きにバッファ有効表示回路２７に有効表示を行い，レジ
スタファイル書き込みバッファ１３のデータが無効にな
ったときにバッファ有効表示回路２７をリセットする制
御を行う回路である。

【００３６】オペランド選択回路３２，３３は，レジス
タファイル１０の読み出しデータ出力信号（RDATA1,RDA
TA2)と，レジスタファイル書き込みバッファ１３の出力
信号と，バッファ読み出し制御回路３０の出力信号等を
入力し，演算器１１などにソースオペランドを出力する
回路である。

【００３７】レジスタファイル１０に書くデータ（必ず
しもすぐレジスタファイルに書かれるとは限らない）
が，演算やメモリアクセスなどによって生成されるまで
のステージ数を「結果生成ステージ数」とすると，この
パイプライン計算機では，「結果生成ステージ数」が異
なる命令を持つ。ここで，説明のために，最も多くの命
令（もしくは基本的な命令）で必要とされる「結果生成
ステージ数」を「基本結果生成ステージ数」とし，「基
本結果生成ステージ数」でレジスタファイル１０に書く
データが生成される命令（例えばＡＤＤ命令）を「基本
結果生成ステージ命令」とし，「基本結果生成ステージ
数」より長い「結果生成ステージ数」を必要とする命令
（例えばＬＤ命令）を「非基本結果生成ステージ命令」
とする。

【００３８】レジスタ書き込みデータ選択回路２５は，
「基本結果生成ステージ命令」の演算などで生成される
レジスタファイル１０に書かれるデータ（例えば演算器
１１の出力）と，レジスタファイル書き込みバッファ１
３の出力信号と，レジスタ非書き込み予定信号とを入力
し，書き込みステージ用レジスタファイル書き込みデー
タ(WDATA) を出力する。ここで，レジスタ非書き込み予
定信号は，次のサイクルにレジスタファイル１０に書き
込みを行わないことを示す信号(E-LD-OP,E-WRITE) であ
る。

【００３９】書き込みレジスタ番号選択回路２４は，少
なくとも「基本結果生成ステージ命令」の演算などで生
成するデータを書き込むために使用するレジスタ書き込
みアドレス信号と，バッファ保持レジスタ番号保持回路
２６の出力信号と，レジスタ非書き込み予定信号とを入
力し，書き込みステージ用レジスタファイル書き込みア
ドレス(WADR)を出力する。

【００４０】レジスタファイル書き込み制御信号生成回
路２３は，少なくとも「基本結果生成ステージ命令」の
演算などで生成するデータを書くかどうかを制御するレ
ジスタ書き込み制御信号と，レジスタ非書き込み予定信
号とを入力し，書き込みステージ用レジスタファイル書
き込み制御信号，すなわちレジスタファイル１０への書
き込みイネーブル信号(WE)を出力する。

【００４１】「非基本結果生成ステージ命令」の実行時
には，生成したレジスタファイル１０に書くべきデータ
をレジスタファイル書き込みバッファ１３に書き込み，
その書き込みレジスタ番号をバッファ保持レジスタ番号
保持回路２６に書き込む。また，バッファ有効化制御回
路３１により，レジスタファイル書き込みバッファ１３
が有効であることを示すバッファ有効表示回路２７をセ
ットする。

【００４２】「基本結果生成ステージ命令」の実行時に
は，書き込みレジスタ番号と，バッファ保持レジスタ番
号保持回路２６の値とを比較し，一致した場合にはレジ
スタファイル書き込みバッファ１３が無効であることを
示すために，バッファ有効表示回路２７をリセットす
る。

【００４３】全ての命令実行時に，バッファ読み出し制
御回路３０は，バッファ保持レジスタ番号保持回路２６
がセットされていて，かつ読み出しレジスタ番号信号と
バッファ保持レジスタ番号保持回路２６の出力信号とが
一致したことを条件に，レジスタファイル書き込みバッ
ファ読み出し信号をアサートする。

【００４４】オペランド選択回路３２，３３は，レジス
タファイル書き込みバッファ読み出し信号がアサートさ
れていれば，レジスタファイル書き込みバッファ１３の
出力信号を選択し，ネゲートされていれば（アサートさ
れていなければ），レジスタファイル１０の読み出しデ
ータ出力信号(RDATA1,RDATA2) を選択し出力する。

【００４５】レジスタ書き込みデータ選択回路２５は，
レジスタ非書き込み予定信号がアサートされている場合
には，レジスタファイル書き込みバッファ１３の出力信
号を出力し，ネゲートされている場合には, 「基本結果
生成ステージ命令」の演算などで生成されるレジスタフ
ァイル１０に書かれるデータを出力する。

【００４６】書き込みレジスタ番号選択回路２４は，レ
ジスタ非書き込み予定信号がアサートされている場合に
は，レジスタファイル書き込みバッファ１３の出力信号
を出力し，ネゲートされている場合には，書き込みステ
ージ用レジスタファイル書き込みアドレス(WADR)を出力
する。

【００４７】レジスタファイル書き込み制御信号生成回
路２３は，レジスタ非書き込み予定信号がアサートされ
ている場合には，バッファ有効表示回路２７に従う。す
なわち，バッファ有効表示回路２７がセットされている
ときには，レジスタファイル書き込み制御信号生成回路
２３の出力をアサートし，レジスタファイル書き込みバ
ッファ１３のデータをレジスタファイル１０に書き込む
ことを示し，バッファ有効表示回路２７がリセットされ
ているときには，レジスタファイル書き込み制御信号生
成回路２３の出力をネゲートする。また，レジスタ非書
き込み予定信号が，ネゲートされている場合には「基本
結果生成ステージ命令」の演算などで生成するデータを
書くかどうかを制御するレジスタ書き込み制御信号を出
力する。

【００４８】書き込みステージでは，書き込みステージ
用レジスタファイル書き込みデータ(WDATA) と，書き込
みステージ用レジスタファイル書き込みアドレス(WADR)
と，書き込みステージ用レジスタファイル書き込み制御
信号(WE)によって，レジスタファイル１０への書き込み
が行なわれる。

【００４９】レジスタファイル１０に対して１ワードに
満たない部分書き込みを行なう命令を持つ場合，部分書
き込みを行なう「非基本結果生成ステージ命令」の実行
時には，１ワードの中で有効な部分を示す情報を，レジ
スタファイル書き込みバッファ有効部分レジスタ（バッ
ファ有効表示回路２７中にある）に保持する。そして，
後続命令で読み出しレジスタ番号信号（D-GR-RD-ADR-1,
D-GR-RD-ADR-2)と，バッファ保持レジスタ番号保持回路
２６の内容とが一致した場合，前記のバッファ有効部分
レジスタが有効であることを示している部分に対応する
データについて，レジスタファイル書き込みバッファ１
３のデータを選択し，無効であることを示している部分
については，レジスタファイル１０から読んだデータを
選択する。

【００５０】２．信号名のルールおよび信号の意味 次に，本発明の実施例による詳細な制御方法を説明する
に先立ち，そこで用いられる信号名のルールと意味につ
いて説明する。

【００５１】２．１ 信号名のルール 信号名の先頭がＤ，Ｅ，Ｗのうちのいずれかの一文字で
始まる信号は，各々Ｄ（デコード）ステージ，Ｅ（実
行）ステージ，Ｗ（書き込み）ステージで使用される
（もしくは生成される）信号である。他に，ＢやＣステ
ージに対応して，各々Ｂ，Ｃで始まる信号もある。

【００５２】先頭のステージを表す文字以外が同じ名前
の信号の意味は，基本的に同じ意味を表す信号である。
Ｗステージで使用する信号を，Ｄ（デコード）ステージ
で生成した場合には，D-XXXXとE-XXXXとW-XXXXの信号が
存在することになる。

【００５３】このようにパイプラインの各ステージを流
れる信号をタグと呼ぶことがある。例えば書き込みレジ
スタ番号タグはＷステージで使用されるが，D-GR-WR-AD
R,E-GR-WR-ADR, W-GR-WR-ADRの３つの信号がある。

【００５４】タグは，始めに生成された信号の場合，組
合せの回路の出力を表しているが，それ以降のステージ
のタグは，レジスタの出力またはレジスタそのものを表
している。

【００５５】ＩＥＥＥでハードウェア記述言語として定
められたＶＨＤＬで，if(clock='1'and clock'event) o
r reset ='1' then という文から対応するend ifに挟
まれた信号はレジスタを表している。

【００５６】NEXT-xxxx という信号はレジスタxxxxデー
タ入力信号に相当し，クロックの立ち上がりにレジスタ
xxxxを表す信号に取り込まれる。 ２．２ 信号の意味 clock ：クロック立ち上がりエッジで，レジスタにデー
タを取り込む。

【００５７】reset ：'1' の時リセットする初期化信
号。 GR-WR-BUFF：レジスタファイル書き込みバッファ１３。

【００５８】GR-WR-BUFF-VALID：レジスタファイル書き
込みバッファ１３の中が有意であることを示す信号を保
持するレジスタ（バッファ有効表示回路２７）。

【００５９】B-GR-WR-ADR ：レジスタファイル書き込み
バッファ１３の内容がどのレジスタ番号の内容を保持し
ているかを示すレジスタ（回路２６）。

【００６０】C-CACHE-DATA：キャッシュメモリから出力
されるデータ信号。 x-LD-OP ：ＬＤ命令がこのステージで実行されているこ
とを示す信号。

【００６１】x-STAGE-RELEASE ：ｘステージで実行して
いる命令のｘステージで実行すべきことが全て終了し，
次のステージがあれば次のステージに処理を進めること
が可能であることを示す信号。

【００６２】ステージの処理が完了していても，次のス
テージでの処理が終了していない場合，リリース信号は
アサートされない。この信号がアサートされた場合は現
在のステージのタグ信号の一部を後続のステージのタグ
信号レジスタに転送する。（命令や処理法を書いた紙が
タグに相当し，次のステージに処理を移せる場合には，
データと紙（タグ）を次のステージに渡してパイプライ
ン処理を行なっている。） x-VALID ：ｘステージが有効であること（仕事があるこ
と）を示す。

【００６３】ｘステージでの処理は終って後続のステー
ジに処理を移したが，前のステージから処理が移って来
なかった場合などには，レジスタなどには前の処理のた
めの情報が保持されているが，それらはもう有効な情報
ではない。このような状態を表すためにある信号であ
る。実は，前のステージのRELEASE 信号によってセット
され，自分のステージのRELEASE 信号によってリセット
されるレジスタを表す。

【００６４】x-GR-WR-ADR ：レジスタ書き込みアドレス
を示すタグ信号。 x-WRITE ：レジスタに書き込みをするかどうかを指示す
るタグ信号（例えば比較命令はこのタグが'0' になって
いるが，減算命令は'1' になっている）。

【００６５】BRANCH-INTERLOCK：分岐命令を実行した時
に分岐先の命令がフェッチされていないことを（など
を）示す信号で，この信号によって分岐先の命令がフェ
ッチされるまで新たな命令のデコード完了(D-STAGE-REL
EASE) を禁止する。

【００６６】GR-READ-INTERLOCK ：読み出しをするレジ
スタが，先行する命令によって書き換えられるので，書
き換え完了まで待たなくてはならないことを示す信号。

【００６７】x-GR-ADR-n：オペランドｎを読み出すレジ
スタの番号。 D-RD-REG-0-USED ：レジスタオペランド１を使用するこ
とを示す信号。'1' の場合レジスタ干渉検査を有効にす
る。即値オペランドを使う場合は'0' になり，レジスタ
干渉による待ちやバイパスを無効化する。

【００６８】D-RD-REG-1-USED ：レジスタオペランド２
を使用することを示す信号。 x-ALU-OP-n：演算器（ＡＬＵ）で使用するソースオペラ
ンドｎを表すタグ信号。

【００６９】D-GR-DATA-n ：ＧＲを読み出した出力信号
で，レジスタオペランドｎとして使用される。

【００７０】D-OPCODE：オペコード（機械命令そのも
の）であり，これがデコードされてＤステージタグをは
じめとする信号が生成される。命令の一部が即値オペラ
ンドとしても使用される。

【００７１】D-OP2-SEL ：オペランド２がレジスタの出
力か即値かを選択する制御信号。本例では「数え上げ
型」を使用している。

【００７２】D-GR-DATA-n ：ＧＲ読み出しデータ／ＡＬ
Ｕの結果／キャッシュからのデータの中からバイパス処
理等をして選択されたレジスタオペランドｎ。

【００７３】さらに即値と選択されてＡＬＵのオペラン
ドレジスタに入力される。 E-RESULT：Ｅステージの演算によって得られたデータ。

【００７４】GR：ＧＲ（レジスタファイル）を表す。 D-OPn-BYPASS-FROM-E ：Ｄステージで読み出すレジスタ
オペランドｎは先行したＥステージで演算された結果を
選択すべきであることを示す信号。

【００７５】D-OPn-BYPASS-FROM-C ：Ｄステージで読み
出すレジスタオペランドｎは先行したＣステージで実行
されたＬＯＡＤ命令などの結果を選択すべきであること
を示す信号。

【００７６】D-OPn-BYPASS-FROM-GR-WR-BUFF：Ｄステー
ジで読み出すレジスタオペランドｎはGR-WR-BUFFの内容
を選択すべきであることを示す信号。

【００７７】W-GR-WR-DATA：ＧＲに書き込むデータ信号
を保持するレジスタ。 ３．本発明の実施例による制御方法 ３．１ レジスタファイル書き込みバッファへの書き込
み制御 まず，レジスタファイル書き込みバッファ（GR-WR-BUF
F）１３への書き込み制御の説明を行なう。レジスタフ
ァイル（ＧＲ）１０に書く制御とほとんど同じである
が，あとでＧＲに書くために書き込みレジスタ番号（B-
GR-WR-ADR)とGR-WR-BUFFが有効であることを示すGR-WR-
BUFF-VALIDを保持するレジスタ（バッファ有効表示回路
２７）が必要になる。

【００７８】後続命令がB-GR-WR-ADR と同じ番号のレジ
スタに書き込んだ場合には，ＧＲの値が有効となりGR-W
R-BUFFが無効となるのでGR-WR-BUFF-VALIDを'0' にす
る。この判定は上書きする命令が完了することを確認し
なくてはならないので，W-STAGE-RELEASE が'1' の時に
行なう。上書きをする後続命令がＷステージを実行して
いる１τはGR-WR-BUFF-VALIDが間違っている。

【００７９】図３のレジスタファイル書き込みバッファ
を無効化する例に示すように，上書きをする命令の直後
の命令は，Ｅステージからのバイパスで正しいデータを
読むが，さらに後続の命令（図３ではＳＨＩＦＴ命令）
では間違ったGR-WR-BUFF-VALIDに従ってデータをGR-WR-
BUFFから読まず，ＧＲから読み出さなくてはならない。

【００８０】本文で仮定する計算機は１ワードは３２ビ
ットで，汎用レジスタの数は３２とする。したがってB-
GR-WR-ADR は６ビットである。（以下の説明では，論理
式をＩＥＥＥでハードウエア記述言語として定められた
ＶＨＤＬを使用して表す。） --レジスタファイル書き込みバッファ（GR-WR-BUFF）１３ --バッファ有効表示回路（GR-WR-BUFF-VALID）２７ --バッファ保持レジスタ番号保持回路（B-GR-WR-ADR)２６ process(clock,reset) begin if reset ='1'then -- リセット時の処理 GR-WR-BUFF <= x"00000000" ; GR-WR-BUFF-VALID <= '0' ; B-GR-WR-ADR <= "000000" ; else if (clock='1'and clock'event) then --クロック立ち上がり時の処理 GR-WR-BUFF <= NEXT-GR-WR-BUFF ; GR-WR-BUFF-VALID <= NEXT-GR-WR-BUFF-VALID ; B-GR-WR-ADR <= NEXT-B-GR-WR-ADR ; end if ; end if ; end process ; --ＣステージからＢステージに移る時のＴＡＧ更新 NEXT-GR-WR-BUFF <= C-CACHE-DATA when C-LD-OP = '1' and C-STAGE-RELEASE = '1' else GR-WR-BUFF ; NEXT-GR-WR-BUFF-VALID <='1'when C-LD-OP ='1'and C-STAGE-RELEASE ='1'else '0'when B-GR-WR-ADR = W-GR-WR-ADR and W-WRITE ='1'and W-STAGE-RELEASE ='1'else GR-WR-BUFF-VALID ; NEXT-B-GR-WR-ADR <= C-GR-WR-ADR when C-LD-OP ='1'and C-STAGE-RELEASE = '1' else B-GR-WR-ADR ; ここでC-STAGE-RELEASE 信号は，Ｃステージの終了を示
す信号であり，C-LD-OP 信号は，ロード命令実行中表示
回路２１が保持する信号で，Ｃステージで実行している
命令がＬＤ命令であることを示す信号であり，C-CACHE-
DATA信号は，従来の図５や図６に示すプロセッサの方法
ではキャッシュからＧＲに書き込みを行なっていたデー
タ信号である。 ３．２ ＧＲ読み出しインターロック 図８の（ロ）で示したＧＲ読み出しのためのインターロ
ックの方法について説明する。この方法は前にも述べた
ように従来の技術をそのまま使用する。まずＤステージ
でインターロックさせるために，D-STAGE-RELEASE 信号
を次のように制御する。 --Ｄステージ終了判定回路 D-STAGE-RELEASE <='1' when D-VALID = '1' and not(E-VALID ='1'and E-STAGE-RELEASE ='0') and BRANCH-INTERLOCK = '0' and GR-READ-INTERLOCK = '0' else '0' ; この式はＤステージの終了条件を示している。第２項は
次のＥステージが処理中で，かつＥステージが終了しな
い場合には，Ｄステージは終了せず，Ｄステージでイン
ターロックすることを示している。第３項は分岐命令を
実行した場合に，分岐先の命令が取り込まれるまで，Ｄ
ステージで待つことを示している。第４項では読み出し
をするＧＲが，先行しかつまだ終了していない命令によ
って変更される場合に，書き込みが完了する（またはバ
イパスが可能になる）までＤステージでインターロック
することを示している。

【００８１】次に，ＧＲ読み出しインターロック信号
（GR-READ-INTERLOCK)の作成方法を示す。図８の（ロ）
からわかるように，先行するＬＤ命令のＥステージで保
持しているＬＤ命令の結果を書き込むレジスタ番号（E-
GR-WR-ADR)が，後続する命令のＤステージの読み出しレ
ジスタ番号（この例では２つあり，各々D-GR-RD-ADR-1,
D-GR-RD-ADR-2）に等しい場合，後続命令をＤステージ
でインターロックさせればよい。 --ＧＲ読み出しインターロック条件検出回路 GR-READ-INTERLOCK <= '1' when (E-VALID = '1' and E-LD-OP = '1' and ( (E-GR-WR-ADR = D-GR-RD-ADR-1 and D-RD-REG-0-USED) or (E-GR-WR-ADR = D-GR-RD-ADR-2 and D-RD-REG-1-USED)) ) else '0' ; E-VALID は，Ｅステージが有効であることを示す信号で
あり，E-LD-OP は，ＥステージでＬＤ命令が処理されて
いることを示す信号であり，D-RD-REG-0-USED,D-RD-REG
-1-USEDは，Ｄステージで命令をデコードして得られる
信号で，ソースレジスタオペランドを使用するかどうか
を示す信号である。 ３．３ 従来のソースオペランド選択制御 本節では，従来のソースオペランド選択制御について説
明する。ＡＬＵを演算器の例として示すが他の演算器
（例えばシフタ）にも同様な制御をすればよいことは明
らかである。 --ＡＬＵソースオペランド保持回路 process(clock, reset) begin if reset = '1' then --リセット時の処理 e-alu-op1 <= x"00000000" ; e-alu-op2 <= x"00000000" ; else if (clock='1'and clock'event) then --クロック立ち上がり時の処理 e-alu-op1 <= next-e-alu-op1 ; e-alu-op2 <= next-e-alu-op2 ; end if ; end if ; end process ; --ＤステージからＥステージに移る時にソースオペランドの更新をする next-e-alu-op1 <= d-alu-op1 when D-STAGE-RELEASE = '1' else e-alu-op1 ; next-e-alu-op2 <= d-alu-op2 when D-STAGE-RELEASE = '1' else e-alu-op2 ; --ＡＬＵオペランド選択回路（オペランド選択回路３２，３３） -- Ｄステージのソースオペランド生成 -- 第一オペランドはＧＲのみをとりうる d-alu-op1 <= d-gr-data-1 ; -- 第二オペランドはＧＲまたはイミディエート（即値）を取り得る。 -- 命令をデコードした d-op2-selで選択する。 d-alu-op2 <= d-gr-data-2 when d-op2-sel = REG-SEL else x"0000" & d-opcode(16 to 31) ; ここで d-gr-data-1, d-gr-data-2 は，いずれも従来の
方法によってＧＲを読み出した値である。もし先行する
命令とデータ干渉している場合には，先行命令のＥまた
はＣステージの結果をバイパスしたデータである。D-GR
-DATA-1, D-GR-DATA-2信号の作成方法を以下に示す。 --ＧＲ読み出しデータ選択回路 D-GR-DATA-1 <= E-RESULT when D-OP1-BYPASS-FROM-E = '1' else C-CACHE-DATA when D-OP1-BYPASS-FROM-C = '1' else GR(D-GR-RD-ADR-1) ; D-GR-DATA-2 <= E-RESULT when D-OP2-BYPASS-FROM-E = '1' else C-CACHE-DATA when D-OP2-BYPASS-FROM-C = '1' else GR(D-GR-RD-ADR-2) ; --Ｅステージバイパス条件検出回路 D-OP1-BYPASS-FROM-E <= '1' when E-VALID = '1'and E-WRITE = '1'and E-GR-WR-ADR = D-GR-RD-ADR-1 else '0' ; D-OP2-BYPASS-FROM-E <= '1' when E-VALID = '1'and E-WRITE = '1'and E-GR-WR-ADR = D-GR-RD-ADR-2 else '0' ; --Ｃステージバイパス条件検出回路 D-OP1-BYPASS-FROM-C <= '1' when C-VALID = '1'and C-LD-OP = '1'and C-GR-WR-ADR = D-GR-RD-ADR-1 else '0' ; D-OP2-BYPASS-FROM-C <= '1' when C-VALID = '1'and C-LD-OP = '1'and C-GR-WR-ADR = D-GR-RD-ADR-2 else '0' ; ここでＧＲ（ｉ）は，汎用レジスタのｉ番目のレジスタ
の値であり，D-GR-RD-ADR-1, D-GR-RD-ADR-2は，各々第
一，第二ソースレジスタオペランドのレジスタ番号で命
令をデコードして得られる。E-WRITE は，次のＷステー
ジでレジスタに書き込みを行なうことを示す信号であ
る。またE-GR-WR-ADR は，次のＷステージでどのレジス
タに書き込みをするかを示す。 ３．４ 本発明のソースオペランド選択制御 従来の回路に次の機能を付加する。レジスタファイル書
き込みバッファ（GR-WR-BUFF）１３に入っているデータ
のレジスタ番号がＤステージで読み出しを行なうレジス
タ番号に等しい場合に，GR-WR-BUFFのデータをあたかも
ＧＲ読み出しデータとして使用するようにバイパスす
る。ただし，図３に示すようなケースでは，GR-WR-BUFF
-VALIDが有効を示していても，間違ったデータがGR-WR-
BUFFに入っている場合があるので，そのときにはGR-WR-
BUFFのデータを選択しないように制御する。 --GR-WR-BUFFバイパス条件検出回路（バッファ読み出し制御回路３０） D-OP1-BYPASS-FROM-GR-WR-BUFF <='1' when GR-WR-BUFF-VALID = '1'and B-GR-WR-ADR = D-GR-RD-ADR-1 and not(B-GR-WR-ADR = W-GR-WR-ADR and W-STAGE -RELEASE = '1' and W-WRITE = '1') else '0' ; D-OP2-BYPASS-FROM-GR-WR-BUFF <='1' when GR-WR-BUFF-VALID = '1'and B-GR-WR-ADR = D-GR-RD-ADR-2 and not(B-GR-WR-ADR = W-GR-WR-ADR and W-STAGE -RELEASE = '1' and W-WRITE = '1') else '0' ; --ソースオペランド選択回路（オペランド選択回路３２，３３） D-GR-DATA-1 <= E-RESULT when D-OP1-BYPASS-FROM-E = '1' else C-CACHE-DATA when D-OP1-BYPASS-FROM-C = '1' else GR-WR-BUFF when D-OP1-BYPASS-FROM-GR-WR-BUFF = '1' else GR(D-GR-RD-ADR-1) ; D-GR-DATA-2 <= E-RESULT when D-OP2-BYPASS-FROM-E = '1' else C-CACHE-DATA when D-OP2-BYPASS-FROM-C = '1' else GR-WR-BUFF when D-OP2-BYPASS-FROM-GR-WR-BUFF = '1' else GR(D-GR-RD-ADR-2) ; ３．５ ＧＲ書き込み回路 本発明によってＬＤ命令のデータは，図１の（ロ）に示
す場合を除いて，一度GR-WR-BUFFに書かれてからＧＲに
書かれる。この制御を本節で説明する。従来の回路は以
下のように構成できる。 --ＧＲ書き込みデータ，アドレス，書き込みイネーブル選択回路 NEXT-W-GR-WR-DATA <= E-RESULT when E-STAGE-RELEASE = '1' else W-GR-WR-DATA ; NEXT-W-WR-GR-ADR <= E-WR-GR-ADR when E-STAGE-RELEASE = '1' else W-WR-GR-ADR ; NEXT-W-WRITE <= E-WRITE when E-STAGE-RELEASE = '1' else W-WRITE ; 次に，本発明による GR-WR-BUFF からのパスを追加した
回路を以下に示す。 NEXT-W-GR-WR-DATA <= C-CACHE-DATA when E-OP-LD = '1' and C-STAGE-RELEASE = '1' and C-LD-OP= '1' else GR-WR-BUFF when E-LD-OP = '1' else E-RESULT when E-STAGE-RELEASE = '1' else W-GR-WR-DATA ; NEXT-W-GR-WR-ADR <= C-GR-WR-ADR when E-OP-LD = '1' and C-STAGE-RELEASE = '1' and C-LD-OP = '1' else B-GR-WR-ADR when E-LD-OP = '1' else E-GR-WR-ADR when E-STAGE-RELEASE = '1' else W-GR-WR-ADR ; NEXT-W-WRITE <= '1' when E-OP-LD = '1' and C-STAGE-RELEASE = '1' and C-LD-OP = '1' else GR-WR-BUFF-VALID when E-LD-OP = '1' else E-WRITE when E-STAGE-RELEASE = '1' else W-WRITE ; ３．６ ＬＤ命令の動作 前節までＬＤ命令でのGR-WR-BUFFへの書き込み，GR-WR-
BUFFからＧＲへの書き込み，ＧＲの代わりにGR-WR-BUFF
から読み出すための制御を示した。ＬＤ命令の動作を本
節で示す（図１の（イ），（ロ）参照）。

【００８２】ＬＤ命令が実行されると，Ｗ／Ｃステージ
でキャッシュメモリ１２のヒット判定が行なわれ，キャ
ッシュメモリ１２からデータが読み出される。もし割り
込み事象があればこのＷ／Ｃステージで報告を行ない，
命令は完了しない。本節では割り込みが発生せず，キャ
ッシュメモリ１２からの読み出しに成功したものとす
る。

【００８３】読み出されたデータ（C-CACHE-DATA）と，
ＧＲ書き込みレジスタ番号（W-WR-GR-ADR ）は，次のＢ
ステージの始めに各々GR-WR-BUFF，GR-WR-BUFF-ADRに書
き込まれる。また，GR-WR-BUFFが有効であることを示す
B-GR-WR-BUFF-VALIDを'1' にセットする。このVALID フ
ラグは，RESET または後続のＬＤ命令以外の命令におけ
るGR-WR-BUFF-ADRと同じ番号のレジスタに対する書き込
みで'0' にリセットされる。すなわち，B-GR-WR-BUFF-V
ALIDが'1' の時だけ，GR-WR-BUFFが有効である。

【００８４】さらに，ＬＤ命令実行時にGR-WR-BUFFが有
効である場合には，一つ前に実行されたＬＤ命令の結果
はＧＲに書かれていないので，GR-WR-BUFFに保持された
データをＬＤ命令のＷ／Ｃステージで書き込む。もしＬ
Ｄ命令のＷステージでＧＲの書き変えを行なったのに，
割り込みが発生したとしても，Ｂステージに進まないの
でGR-WR-BUFFには前の値が保持され，後続の命令はGR-W
R-BUFFの内容を正しく読むことができる。

【００８５】ＧＲを読む場合，GR-WR-BUFFが有効である
ときには一つ前に実行されたＬＤ命令の結果はＧＲに書
かれていないので，読み出しレジスタ番号がGR-WR-BUFF
-ADRと一致したならGR-WR-BUFFを読み出す。 ３．７ キャッシュミスヒット時の動作 GR-WR-BUFFが無効である場合にＬＤ命令でミスヒットし
たときには，Ｂステージに進まないので，GR-WR-BUFF-V
ALIDは'0' のままで，後続の命令がGR-WR-BUFFから間違
ってデータを読むことはない。GR-WR-BUFFが有効である
場合には，ＬＤ命令でミスヒットしたとき，Ｗステージ
を終了することなく命令を中断し，割り込み処理プログ
ラムに制御が移る。GR-WR-BUFFの値がＧＲに書かれる
が，GR-WR-BUFF, GR-WR-BUFF-VALIDが有効であるので，
後続の命令はレジスタアドレスが一致したならGR-WR-BU
FFからデータを読み出す。割り込みプログラムの中でＬ
Ｄ命令が実行された場合には，前の節で示したように新
しい値がGR-WR-BUFFに書き込まれる。割り込み処理が終
ると，再度割り込んだＬＤ命令が実行される。このとき
には，もっとも最近にＬＤ命令で読まれたデータがGR-W
R-BUFFに入っており，そのデータをＧＲに書く。 ４．本発明の変形，その他 ４．１ ＧＲ部分書き込みがある場合 ＬＤ命令でレジスタの一部だけを変更する命令があった
場合には，以下の２つの方法で対処することが考えられ
る。 １）GR-WR-BUFFに書く前に書き込みレジスタの値を読み
出してマージしてからGR-WR-BUFFに書き込む。ＧＲの読
み出しのためにもう１ポート読み出しポートを追加する
か，ＧＲの読み出しのために，Ｅ，Ｗまたは新たに追加
した特別なステージでＧＲを読み出す必要がある。 ２）GR-WR-BUFFにはＬＤした部分だけを保持し，またど
の部分を変更したかを保持するレジスタを持ち，後続命
令でGR-WR-BUFFを読み出す時にはGR-WR-BUFFの変更部分
を示す信号によってＧＲから読み出した信号とマージし
て使用する。

【００８６】これらの２つの方法で，１）はハードウエ
アの増加が大きいかまたは性能が低下する欠点がある
が，２）ならば実現は容易である。 ４．２ ＧＲ書き込みタイミング 前の節（２．５）では，GR-WR-BUFFの内容を次のＬＤ命
令のときにだけＧＲに書き込んだが，ＧＲ書き込みのな
いときにはいつ行なってもよい。すなわち，E-WRITE 信
号が'0' の場合に，その次のサイクルで書き込む。この
論理を以下に示す。 NEXT-W-GR-WR-DATA <= C-CACHE-DATA when E-OP-LD = '1' and C-STAGE-RELEASE = '1' and C-LD-OP= '1' else GR-WR-BUFF when E-WRITE = '0' and GR-WR-BUFF-VALID = '1' else E-RESULT when E-STAGE-RELEASE = '1' else W-GR-WR-DATA ; NEXT-W-WR-GR-ADR <= C-GR-WR-ADR when E-OP-LD = '1' and C-STAGE-RELEASE = '1' and C-LD-OP = '1' else B-WR-GR-ADR when E-WRITE = '0' and GR-WR-BUFF-VALID = '1' else E-WR-GR-ADR when E-STAGE-RELEASE = '1' else W-WR-GR-ADR ; NEXT-W-WRITE <= '1' when E-OP-LD = '1' and C-STAGE-RELEASE = '1' and C-LD-OP = '1' else '1' when E-WRITE = '0' and GR-WR-BUFF-VALID = '1' else E-WRITE when E-STAGE-RELEASE = '1' else W-WRITE ; B-GR-WR-BUFF-VALIDをＧＲ書き込みのときに'0' にして
もよいが，後続の非ＬＤ命令で同じレジスタ番号に書き
込みがなければ，次のＬＤ命令まではGR-WR-BUFFの内容
はＧＲの内容と同じであるので，B-GR-WR-BUFF-VALID
を'1' のままとしておき，後続命令のソースオペランド
のレジスタ番号が一致したならGR-WR-BUFFのデータを読
み出せばよい。 ４．３ パイプライン制御 前の節（３．２）ではパイプラインをインターロックさ
せて命令間のデータの依存等を解決したが，一般的には
インターロックする以外に無効命令をパイプラインに投
入し，待つ条件がなくなったなら本来の命令をパイプラ
インに流す方法がある。この様子を図４に示す。ほとん
どの命令はＧＲへの書き込みをしなければ無効命令と等
価である。また後続命令が先行命令からのバイパスを行
なうのは先行命令がＧＲ書き込みをする場合のみであ
る。このようにＧＲ書き込みの制御信号を無効化するこ
とで命令を無効化できる。論理は以下のようになる。 --共通 process(clock, reset) begin if reset = 1 then --リセット時の処理 E-WRITE <= '0' ; else if(clock ='1' and clock'event) then --クロック立ち上がり時の処理 E-WRITE <= NEXT-E-WRITE ; end if ; end if ; end process ; --インターロック方式 NEXT-E-WRITE <= D-WRITE when D-STAGE-RELEASE = '1' else E-WRITE ; --無効化方式 NEXT-E-WRITE <= D-WRITE when D-STAGE-RELEASE = '1' else '0' ; ここではＧＲ書き込み制御信号のみを無効化している
が，この信号だけで命令の無効化ができない場合には，
少なくとも全てのＥステージの信号を無効化すればよ
い。

【００８７】

【発明の効果】以上説明したように，本発明によれば，
レジスタファイルの書き込みポートを増加させなくて
も，命令を処理するステージ数が異なる命令をパイプラ
インの乱れが発生しないように実行することが可能にな
り，パイプライン計算機の実行性能を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例ブロック図である。

【図３】本発明の実施例を説明するためのレジスタファ
イル書き込みバッファを無効化する例を示す図である。

【図４】本発明の実施例を説明するための無効命令によ
るパイプライン制御の例を示す図である。

【図５】従来のパイプライン制御の例を示す図である。

【図６】従来のパイプライン制御の例を示す図である。

【図７】従来の分岐命令を含むパイプライン実行説明図
である。

【図８】従来技術によるバイパス制御等の説明図であ
る。

【符号の説明】

１０ レジスタファイル １１ 演算器 １２ キャッシュメモリ １３ レジスタファイル書き込みバッファ ２０ レジスタ番号保持回路 ２１ ロード命令実行中表示回路 ２２ レジスタ書き込み表示回路 ２３ レジスタファイル書き込み制御信号生成回路 ２４ 書き込みレジスタ番号選択回路 ２５ レジスタ書き込みデータ選択回路 ２６ バッファ保持レジスタ番号保持回路 ２７ バッファ有効表示回路 ２８ Ｅステージバイパス制御回路 ２９ Ｃステージバイパス制御回路 ３０ バッファ読み出し制御回路 ３１ バッファ有効化制御回路 ３２，３３ オペランド選択回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 命令を複数のステージの処理に分けて実
   行するパイプライン計算機であって，レジスタファイル
   (10)に書くデータが演算やメモリアクセスなどによって
   生成されるまでの結果生成ステージ数が異なる命令を持
   つ計算機のレジスタ書き込み制御方法において，レジス
   タファイル(10)に書くデータを一時的に保持するレジス
   タファイル書き込みバッファ(13)を設け，結果生成ステ
   ージ数が他の命令より多い命令において生成されたレジ
   スタファイル(10)に書くデータを，レジスタファイル(1
   0)に書く代わりに前記レジスタファイル書き込みバッフ
   ァ(13)に書き，後続する命令においてレジスタファイル
   (10)の書き込みポートが空いたときに，前記レジスタフ
   ァイル書き込みバッファ(13)のデータをレジスタファイ
   ル(10)に書き込み，かつ，後続する命令におけるレジス
   タ読み出し要求が，前記レジスタファイル書き込みバッ
   ファ(13)が持つレジスタのデータに対して行われたと
   き，前記レジスタファイル書き込みバッファ(13)からデ
   ータを供給するようにしたことを特徴とするレジスタ書
   き込み制御方法。
2. 【請求項２】 請求項１記載のレジスタ書き込み制御方
   法において，結果生成ステージ数が他の命令より多い命
   令が連続するとき，後の命令におけるメモリアクセスの
   ステージ(W/C) でレジスタファイル(10)の書き込みポー
   トが空いたときに，前の命令におけるメモリアクセスで
   得たデータを直接バイパスしてレジスタファイル(10)に
   書き込むことを特徴とするレジスタ書き込み制御方法。
3. 【請求項３】 命令を複数のステージの処理に分けて実
   行するパイプライン計算機であって，レジスタファイル
   (10)に書くデータが演算やメモリアクセスなどによって
   生成されるまでの結果生成ステージ数が異なる命令を持
   つ計算機のレジスタ書き込み回路において，レジスタフ
   ァイル(10)に書くデータを一時的に保持するレジスタフ
   ァイル書き込みバッファ(13)と，レジスタファイル書き
   込みバッファ(13)がレジスタファイル(10)に書くデータ
   を保持するとき，レジスタファイル書き込みバッファ(1
   3)が有効であることを示すバッファ有効表示回路と，結
   果生成ステージ数が他の命令より多い命令において生成
   されたレジスタファイル(10)に書くデータを，前記レジ
   スタファイル書き込みバッファ(13)に書き込むことを指
   示する回路と，後続する命令においてレジスタファイル
   (10)の書き込みポートが空いたときに，前記レジスタフ
   ァイル書き込みバッファ(13)のデータを選択してレジス
   タファイル(10)に書き込むレジスタ書き込みデータ選択
   回路と，後続する命令におけるレジスタ読み出し要求
   が，前記レジスタファイル書き込みバッファ(13)が持つ
   レジスタのデータに対して行われたとき，前記レジスタ
   ファイル書き込みバッファ(13)からデータを供給するオ
   ペランド選択回路とを備えたことを特徴とするレジスタ
   書き込み回路。