JP2535252B2 - 並列処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は並列処理装置に関し、特に、スーパスカラ
型プロセサに関する。より特定的には、スーパースカラ
型プロセサにおける、分岐命令以降にパイプライン（機
能ユニット）へ供給された命令の実行および無効化の制
御方式に関する。

［従来の技術］ 近年の半導体技術の進歩に伴って、マイクロプロセサ
も高性能化されかつその速度も高速化されてきている。
一方、半導体メモリも高速化されてきているものの、そ
の高速化はこのマイクロプロセサの高速化に追随するこ
とができず、半導体メモリのアクセスがプロセサの高速
化に対する１つのボルトネックとなっている。このた
め、並列処理を行なうことによりマイクロプロセサの性
能向上を図ることが行なわれている。このような並列処
理を実現する方式の１つにスーパースカラがある。この
スーパースカラタイプのプロセサ（以下、単にスーパー
スカラと称す）は、第13図に示すように、プロセサ内部
のスケジューラ（通常命令デコーダ内に含まれている）
200が、命令ストリーム中の並列性を検出し、並列処理
可能な命令を並列に設けられたパイプライン（機能ユニ
ット）P1、P2およびP3へ供給するものである。すなわ
ち、スーパースカラは以下の特徴をもつコンピュータ
（またはプロセサ）であるといえる。

（１） 命令を複数個同時にフェッチする。

（２） 複数の機能ユニット（パイプライン） を有しており、複数の命令を同時に実行することができ
る。

（３） フェッチされた複数の命令の中から同時に実行
可能な命令を検出し、それらを対応の機能ユニットに供
給する。

第14図はスーパースカラの一般的構成を示す図であ
る。第14図において、スーパースカラは、各々が所定の
機能を実行する複数の機能ユニット４、５、６、および
７と、命令メモリ１から複数の命令を同時にフェッチす
る命令フェッチ（IF）ステージ２と、命令フェッチステ
ージ２によりフェッチされた命令メモリ１からの命令を
同時に受け、それから同時に実行処理可能な命令を検出
して、対応の機能ユニットへ供給する命令デコードステ
ージ３と、演算処理結果等を格納するためのデータメモ
リ８とを含む。

命令メモリ１は、キャッシュメモリおよび外部主メモ
リを一般に含んでおり、プログラム実行に必要な部分を
格納する。

命令フェッチステージ２は、命令メモリ１へ命令ポイ
ンタIPを与え、この命令ポインタIPに対応する複数の命
令を命令メモリ１からフェッチする。

命令デコードステージ３は、命令デコーダおよびパイ
プラインシーケンサ等を含む。命令デコーダは、命令フ
ェッチステージ２によりフェッチされた複数の命令を受
けてデコードする。パイプラインシーケンサ（命令スケ
ジューラ）は、このデコードされた複数の命令のマシン
タイプを識別し、異なるマシンタイプの命令を同時に対
応の機能ユニットへ発行する。マシンタイプは、命令が
どの機能ユニットで処理されるべきかを示す。

機能ユニット４ないし７は、パイプライン化されてお
り、与えられた命令をクロック信号に応答して実行す
る。第14図においては、４つの機能ユニットが一例とし
て示されており、最大４つの命令が並列処理可能であ
る。

機能ユニット４および５は、整数加算などを行なう整
数演算ユニットであり、実行ステージ（EX）および書込
みステージ（マシン状態変更ステージ;WB）を含む。書
込みステージ（WB）は、実行ステージで実行された命令
の処理結果をデータレジスタ（図示せず）へ書込む。

機能ユニット６は、データメモリ８へのアクセス（デ
ータのロードまたはストア）を実行するユニットであ
り、アドレス生成ステージ（ADR）、メモリへのアクセ
ス実行ステージ（MEM）およびデータレジスタ（図示せ
ず）へのデータの書込みステージ（WB）を含む。この機
能ユニット６における書込みステージ（WB）において、
データメモリ８からロードされたデータまたはデータメ
モリ８へストアすべきデータがレジスタへ／から書込み
または読出しされる。

機能ユニット７は、浮動小数点加算などを実行するユ
ニットであり、３段の実行ステージ（EX1、EX2およびEX
3）と、実行結果のデータレジスタ（図示せず）への書
込みステージ（WB）とを含む。浮動小数点数とは、小数
点の位置を一定とせずに、指数と仮数とを用いて表され
た数である。浮動小数点演算は、この浮動小数点数を用
いた演算であり、整数演算などに比べて広範囲の数を演
算することができるが、その処理には整数演算などより
も多くのサイクルが必要とされる。

このスーパースカラにおいては、命令フェッチステー
ジ２および命令デコードステージ３および機能ユニット
（４ないし７）もまたパイプライン化されており、各ス
テージはオーバーラップして動作する。したがって、パ
イプラインに空きが存在しない場合には、前のサイクル
で処理されたデータまたは命令が各ステージへ供給され
る。たとえば、命令デコードステージ３がデコードする
命令は前のサイクルでフェッチされた命令である。

第15図は命令デコードステージの構成を概略的に示す
図である。第15図において、命令デコードステージ３
は、並列に設けられた４つのデコード回路D1〜D4と、デ
コード回路D1〜D4のデコード結果に応答して、並列処理
可能な命令を検出し、この命令を関連の機能ユニットへ
発行するパイプラインシーケンサSCを含む。

デコード回路D1ないしD4は、命令メモリ１から同時に
フェッチされた命令M1ないしM4に対応して設けられ、対
応の命令を解読し、該解読結果をパイプラインシーケン
サSCへ伝達する。この命令デコードステージ３へ供給さ
れる命令FMは、各命令対応にアドレス（命令メモリ１に
おける論理アドレスであり、命令フェッチステージから
供給される）A1〜A4も含む。

パイプラインシーケンサSCはまた、フェッチされた命
令FMに分岐命令が含まれるとき、この分岐命令による分
岐の発生の有無、分岐先アドレスの命令フェッチステー
ジへの設定、分岐命令以降の命令の機能ユニットへの供
給の制御を行なう。次に第14図および第15図を参照して
動作について簡単に説明する。

命令デコードステージ３は、命令フェッチステージ２
へ命令フェッチ要求を出力する。命令フェッチステージ
２は、この命令フェッチ要求に応答して命令ポインタIP
を命令メモリ１へ与え、命令メモリ１からこの命令ポイ
ンタIPに対応する複数の命令をフェッチする。このフェ
ッチされた複数の命令M1〜M4は、命令デコードステージ
３に含まれるデコード回路M1〜M4へ同時に与えられる。
このデコード回路D1〜D4は与えられた複数の命令を同時
にデコードする。

パイプラインシーケンサSCは、このデコード回路D1〜
D4でデコードされた命令から、計算リソースおよびデー
タレジスタが競合しない、並列処理可能な命令を検出
し、この並列処理可能な命令を対応の機能ユニットへ発
行する。

命令を与えられた機能ユニットは、この与えられた命
令に従って処理を並列に実行する。機能ユニット４ない
し７はパイプライン化されており、第14図に示す各実行
ステージおよび書込みステージに従って処理が実行され
る。

また、命令フェッチステージ２および命令デコードス
テージ３および命令実行ステージ（機能ユニット４ない
し７）の動作もパイプライン化されているため、これら
は互いにオーバーラップしながら所定の動作を実行して
いる。

上述のように各ステージおよび機能ユニットの動作を
パイプライン化しかつ複数の機能ユニットで並列に処理
を実行することにより高速で命令を実行することができ
る。

［発明が解決しようとする課題］ 上述のように、スーパースカラにおいては、複数の命
令がフェッチされ、かつ同時に複数の命令が実行される
ため、通常のプロセサに比べて処理速度の向上を図るこ
とができる。

たとえば、第14図に示す構成において、同時にフェッ
チされた４つの命令（M1〜M4;第15図参照）が４つの機
能ユニット４ないし７で並列に実行された場合、４クロ
ックサイクルで４命令を処理・実行することができる
（機能ユニット４、５および６のパイプラインが機能ユ
ニット７の処理完了まで待ち合わせ状態となる場合）。

命令スケジューラ（または命令デコードステージに含
まれるパイプラインシーケンサSC）は、効率的に並列処
理が実行されるように命令のスケジューリングを実行す
るが、同時にフェッチされた命令が常に同時に機能ユニ
ットにおいて処理されるとは限らない。

第16図は命令デコードステージから発行される命令の
発行状況の一例を示す図である。以下、第16図を参照し
て命令デコードステージからの命令発行について説明す
る。

まずサイクル１においては、フェッチされた４つの命
令を解読する。命令２ないし４は命令１と並列処理実行
ができないため、命令１のみが機能ユニットへ発行され
る。

サイクル２においては、命令２および命令３は同時処
理実行可能であり、一方、命令４は命令２および／また
は命令３と、たとえばこれらの命令２または命令３の処
理結果を利用するなどの依存関係があるため並列に処理
を実行することができず、命令２および命令３のみが発
行される。

サイクル３において残りの命令４が発行される。

サイクル４において、新たにフェッチされた４つの命
令のうち命令５および命令６が同時処理可能であるとし
て発行される。

ここで、命令の発行順序は、命令が並列に処理実行で
きない場合、アドレスの小さいほうの命令が優先的に発
行される。

このようなデータ依存関係がない場合であっても、命
令を同時に発行できない場合がある。フェッチした命令
に分岐命令が含まれる場合である。分岐命令に続く命令
は、分岐命令による分岐発生の有無により有効・無効が
決定されるため、この分岐命令による状態決定が生じる
まで発行することができない。分岐命令は、命令デコー
ドステージで分岐が生じるか否かを決定されるが、今、
分岐命令が命令デコードステージに供給されたサイクル
においては、その決定ができなかった場合を考える。こ
のような分岐命令の１つに、条件付き分岐命令がある。
この具体的な場合としては以下のようなものがある。

「分岐命令は、あるレジスタの内容が０の場合には分
岐を生じ、そうでない場合には分岐しない命令である。

ところが、このレジスタは、別の先行する命令による
書込みが終了しないと正しい値ではない。」 このような場合、分岐命令はその先行する命令による
レジスタへの書込みが終了するまで実行を待ち合わせる
必要がある。

このような命令として具体的に以下のような命令を考
える。

load R1,50（R2） brz R1,label add R4,R5,R6 sub R7,R8,R9 命令はレジスタR2の内容に50を加えたアドレスのデ
ータメモリ８のデータをレジスタR1にロードする命令で
ある。

命令は、レジスタR1の内容が０ならばlabelに分岐
する命令である。

命令は、レジスタR5の内容にレジスタR6の内容を加
えて、該加算結果をレジスタR4に書込む命令である。

命令は、レジスタR8の内容からレジスタR9の内容を
引いて、該演算結果をレジスタR7に書込む命令である。

このような４つの命令が命令デコードステージへ与え
られた場合、命令のbrzという分岐命令は、命令に
おけるloadに従って、データがレジスタR1に書込まれる
まで分岐を決定することができない。命令および命令
は、この命令の分岐命令により分岐するか否かによ
りその有効／無効が決定される。すなわち、命令にお
いて分岐が発生すると決定されれば、命令および命令
は実行すべきものではなく、無効とされるべきもので
ある。一方、命令において分岐が生じないと決定され
れば、この命令および命令は有効であり、機能ユニ
ットへ供給されて実行処理されるべきものである。この
場合の命令発行手順としては第17図に示すものが考えら
れる。

第17図は、フェッチした命令中に分岐命令が含まれる
ときの命令発行状況を示す図である。以下、第17図を参
照して上述の分岐命令brzが存在する場合の命令発行に
ついて説明する。

サイクル０において、命令ないし命令がフェッチ
され、命令デコードステージ３へ与えられる。

サイクル１において、この命令ないしがデコード
される。

サイクル２において、命令が機能ユニット（第14図
に示す機能ユニット６）へ発行され実行される。すなわ
ち、サイクル２において、レジスタR2の内容に50を加え
たアドレスが発生される。このとき、命令ないし命令
は機能ユニットへ発行されず、命令デコードステージ
３に保持される。第17図において（ID）は、命令デコー
ドステージにおける各命令の保持（待合わせ）状態を示
している。

サイクル３において、命令に従って、データメモリ
８へのアクセスが行なわれる。このときまだ、レジスタ
R1の内容は決定されていないため、命令ないし命令
は命令デコードステージ３に保持されている。

サイクル４において、命令に従って、データレジス
タR1への書込みが実行され、レジスタR1の内容が決定す
る。

これにより、命令の分岐の決定が行なわれ、分岐が
行なわれるべきでないと判断される。

サイクル５において、命令および命令が機能ユニ
ットへ発行され、実行される。

サイクル６において、命令および命令の実行結果
がデータレジスタへ書込まれる。

このサイクル４において、データレジスタR1の内容が
決定し、命令に従って分岐が行われるべきであると判
定された場合には、サイクル５において、命令および
命令の発行は行われず、これらの命令は無効とされ、
分岐命令をフェッチする動作が実行される。

上述のような命令発行の場合、分岐が生じない場合に
おいても分岐の発生の有無が決定されるまで、機能ユニ
ットへの発行が停止されるため、パイプラインに空きが
生じ、高速で命令を実行することができないという問題
が発生する。

それゆえに、この発明の目的は、分岐命令が存在する
場合においても、高速で命令を実行することのできる並
列処理装置を提供することである。

［課題を解決するための手段］ この発明にかかる並列処理装置は、命令の有効／無効
を示す有効性フラグと、分岐命令による分岐決定待ちで
あるか否かを示す書込み遅延フラグとを命令に付加し
て、該命令を関連の機能ユニットへ発行する手段と、有
効性フラグと書込み遅延フラグとに応答して、機能ユニ
ットに含まれるマシン状態変更ステージの動作を、デー
タ保持状態、データ無効化状態およびデータ書込み実行
状態のいずれかに設定する制御手段と、分岐命令による
分岐発生の有無検出信号に応答して、有効性フラグおよ
び書込み遅延フラグの値を修正する手段とを含む。ま
た、その制御手段は、有効性フラグがオン状態にあり、
命令が有効であることを示し、かつ書込遅延フラグがオ
ン状態であり、分岐命令以降の命令であることを示すと
きには、マシン状態変更ステージの動作をデータ保持状
態に設定する。有効性フラグがオフ状態であれば、マシ
ン状態変更ステージの動作はデータ無効化状態に設定さ
れる。有効性フラグがオン状態であり、かつ書込遅延フ
ラグがオフ状態であれば、マシン状態変更ステージの動
作はデータ書込状態に設定される。

［作用］ 有効性フラグは、そのオン状態／オフ状態に従って、
その命令の有効／無効を示し、この命令が実行されるべ
きか否かを示す。書込み遅延フラグは、そのオン状態／
オフ状態に従って、該命令実行結果をデータレジスタに
書込むのを待ち合わせるべきか否かを示す。

機能ユニットは、命令実行ステージと、この命令実行
ステージからのデータをレジスタに書込むマシン状態変
更ステージとを含む。機能ユニットは、書込み遅延フラ
グが書込み遅延状態を示している場合には、この命令実
行ステージからのデータを保持し、レジスタへの書込み
を待ち合わせる。命令実行ステージは、有効性フラグが
有効を示しているときには、フェッチ・デコード手段か
らの命令を実行する。このマシン状態変更ステージの動
作はより有効性フラグおよび書込み遅延フラグの値に応
答して行なわれる。分岐命令以降の命令は、この書込み
遅延フラグに従ってデータレジスタへのデータ書込みが
待機させられる。このとき、有効性フラグが命令が有効
であることを示しており、また分岐命令による分岐発生
が検出されると、書込み遅延フラグの値が修正され、レ
ジスタへの書込みを行なうべきことを示す値に修正され
る。これにより、分岐命令による分岐が生じず、これら
の保持命令を実行すべきであることが示されると、即座
にデータレジスタへのデータの書込みが行なわれる。

これにより、分岐命令による分岐決定まで分岐以降の
命令の機能ユニットへの発行を待ち合わせる必要がな
く、高速で命令を処理することができる。

［発明の実施例］ まず、この発明の実施例について説明する前に、この
発明による並列処理装置における命令発行／実行シーケ
ンスについて説明する。

第２図はこの発明による並列処理装置における命令発
行／実行シーケンスを示す図である。以下、この第２図
を参照して、命令発行／実行シーケンスについて説明す
る。

この第２図に示す命令ないし命令は第17図に示す
命令ないし命令と同一である。

サイクル０において、命令ないし命令がフェッチ
される。

サイクル１において、この命令ないし命令が命令
デコードステージにおいてデコードされる。

サイクル２において、命令、命令および命令の
機能ユニットへの発行が行なわれる。命令において、
データメモリ８のアドレスが発生される。一方、命令
および命令はたとえば整数ユニットである機能ユニッ
ト４および５において命令が実行される。命令は、命
令デコードステージ３において保持されており、まだこ
の命令デコードステージにおいて分岐すべきか否かは決
定されていない。

サイクル３において、命令に従ってデータメモリ８
へのアクセスが行なわれ、所望のデータの読出が行なわ
れる。一方、命令および命令の実行結果はマシン状
態変更ステージ（WB）へ伝達され、そこで保持状態とさ
れる。このときまだ命令および命令による実行結果
のデータレジスタへの書込みは行われていない。

サイクル４において、命令にしたがって、データメ
モリ８から読出されたデータがデータレジスタR1へ書込
まれ、レジスタR1の内容が決定する。このレジスタR1の
内容が決定されたことにより、命令デコードステージに
おいては、命令により分岐すべきか否かの判定が行な
われる。この第２図においては分岐しないことが決定さ
れた場合が示される。この命令による分岐を行なわな
いことの決定により、マシン状態変更ステージに保持さ
れていた命令および命令の実行結果がレジスタR4お
よびR7へそれぞれ書込まれる。

サイクル４において、命令による分岐が決定し、la
belへ分岐すべきであるとされた場合には、この命令
および命令のマシン状態変更ステージに保持されてい
るデータは無効とされ、また命令実行ステージEXに滞留
している命令も無効とされる（これは有効性フラグを用
いて行なわれる）。次のサイクル５において、分岐発生
時には、この分岐先のlabelの命令がフェッチされる。

この第２図に示す命令の発行／実行シーケンスと第17
図に示す命令発行／実行シーケンスとを比較すれば、こ
の発明に従う命令発行／実行シーケンスの方が、命令
および命令の実行が２サイクル早く行なわれており、
より高速で命令を処理することが可能となっている。す
なわち、本発明による命令の発行／実行シーケンスをま
とめると以下のようになる。

（１） 分岐命令に続く命令は、分岐命令が分岐するか
否かが決定される前に、関連の機能ユニットへ発行され
実行される。

（２） これらの命令が、マシン状態を書換える状態に
なったときには、このマシン状態書換えを停止させ、待
機状態とする。

（３） 分岐命令による分岐が決定されたならば、すな
わち、分岐すべきであると判定された場合には、これら
の命令を無効化する。一方、分岐命令による分岐が生じ
ないことが決定したなら、これらの命令によるマシン状
態の書換えを許可する。

ここでマシン状態の書換えとは、たとえばデータレジ
スタの内容の書換え、データメモリ８の内容の書換え、
状態フラグの書換えなど、命令実行によるある関連の装
置の状態の変更を示す。次に、この第２図に示す命令発
行／実行シーケンスを実現するための構成について説明
する。

第１図はこの発明の一実施例である並列処理装置の要
部の構成を示す図であり、整数演算を行なう機能ユニッ
ト（４または５）の部分の概略的な構成を示す図であ
る。

第１図において、この機能ユニット（整数演算ユニッ
ト）は、算術論理演算ユニット（ALU）による演算を行
なうEXステージと、このEXステージによる実行結果をレ
ジスタファイル９へ書込むWBステージとを含む。EXステ
ージは、機能ユニットにおける命令実行ステージであ
り、WBステージは機能ユニットおけるマシン状態変更ス
テージである。

命令デコードステージ（IDステージ）は、命令メモリ
（第１図に示さず）からフェッチされた複数の命令をデ
コードする命令デコーダ10を含む。命令デコーダ10は、
第15図に含むデコード回路およびパイプラインシーケン
サを含む。この命令デコーダ10は、与えられた命令を解
読し、この与えられた命令中に分岐命令が存在するか否
かを検出するとともに、この分岐命令が存在する場合に
分岐命令以降の命令であるか否かを検出する。この分岐
命令以降の命令であるか否かの検出は、命令デコーダ10
へ命令とリンクして与えられるアドレスにより判定され
る。

命令デコーダ10は、デコードした命令を対応の機能ユ
ニットのEXステージへ発行する。このとき、命令デコー
ダ10は、命令IRとともに、この命令IRが有効であるか否
かを示すフラグinst availと、この命令IRが分岐命令
以降の命令であるか否かを示すフラグdelay instを発
生する。このフラグinst availは有効性フラグであ
り、フラグdelay instは、この命令によるマシン状態
変更を待ち合わせるべきか否かを示す書込み遅延フラグ
である。

レジスタ・ファイル９は、複数のレジスタを含み、各
レジスタに所望のデータが格納される。このデータレジ
スタとしてレジスタ・ファイル９を用いる構成は、たと
えば縮小命令セットコンピュータ（RISC）などにおいて
用いられており、データメモリ８へのアクセスはロード
（load）およびストア（store）命令のみであり、その
他の処理はすべてこのレジスタ・ファイル９を用いて行
なわれるのと同様の構成である。

この第１図に示す並列処理装置は、第３図に示す２相
の互いに重なり合わないクロック信号ＴおよびＬに応答
して動作する。各サイクルの始まりは、クロック信号Ｔ
により規定される。

EXステージは、命令デコーダ10からの命令IRをクロッ
ク信号Ｔに応答して保持するＴラッチ回路11と、命令デ
コーダ10からの有効性フラグinst availをクロック信
号Ｔに応答して保持するＴラッチ回路12と、命令デコー
ダ10からの書込み遅延フラグdelay instをクロック信
号Ｔに応答してラッチするＴラッチ回路13と、レジスタ
・ファイル９からの同時に読出された２つのデータdata
lおよびdata2をそれぞれクロック信号Ｔに応答してラッ
チするＴラッチ回路14および15を含む。ここで、整数演
算ユニットに対応して設けられるレジスタ・ファイル９
は、２つのデータの読出しと１個のデータの書込みを１
つのサイクルで行なうことができる。

EXステージはさらに、Ｔラッチ回路11〜13のそれぞれ
の保持する命令およびフラグをそれぞれクロック信号Ｌ
に応答して保持するＬラッチ回路17、18および19を含
む。Ｌラッチ回路17は、命令EX IRをクロック信号Ｌに
応答して保持する。Ｌラッチ回路18は、Ｔラッチ回路12
の保持する有効性フラグEX inst availをクロック信
号Ｌに応答して保持する。Ｌラッチ回路19は、Ｔラッチ
回路13が保持する書込み遅延フラグEX delay instを
クロック信号Ｌに応答してラッチする。

EXステージはさらに、ALU16の出力をクロック信号Ｌ
に応答して保持するＬラッチ回路20を含む。

WBステージは、Ｌラッチ回路17の命令をクロック信号
Ｔに応答して保持するＴラッチ回路21と、Ｌラッチ回路
18が保持する有効性フラグEX inst avail Ｌをクロ
ック信号Ｔに応答して保持するＴラッチ回路22と、Ｌラ
ッチ回路19が保持する書込み遅延フラグEX delay ins
t Ｌをクロック信号Ｔに応答して保持するＴラッチ回
路23と、Ｌラッチ回路20が保持する演算結果データEX
data Ｌをクロック信号Ｔに応答して保持するＴラッチ
回路24を含む。このＴラッチ回路21が保持する命令WB
IRに従ってレジスタ・ファイル９のレジスタが選択さ
れ、該選択されたレジスタへ、Ｔラッチ回路24が保持す
るデータWB dataが書込まれる。

この並列処理装置はさらに、命令デコーダ10が発生す
る分岐決定指示信号takenと非分岐決定指示信号not ta
kenと命令無効化指示信号EX canに応答して、このWBス
テージの状態を、データ保持状態、データ書込み実行状
態、およびデータ無効化状態のいずれかに設定するWBコ
ントロール回路100を含む。次に、この第１図を参照し
てこの発明の並列処理装置の命令発行・実行シーケンス
について説明する。

命令デコーダ10は、書込み遅延フラグdelay instお
よび有効性フラグinst availを対応の機能ユニットに
命令IRを発行する際にその命令に付加する。これらのフ
ラグdelay instおよびinst availは各機能ユニット中
においては命令IRとともにパイプライン（EXステージお
よびWBステージ；ただし整数ユニットの場合）を伝達さ
れ、マシン状態の書換えを制御するために用いられる。

有効性フラグinst availは、命令デコーダ10から発
行される命令が、実行されるべき有効な命令であるか否
かを示すフラグである。たとえば命令メモリへ命令フェ
ッチ要求を出した場合において、命令メモリから命令が
供給されない場合、命令デコーダ10へは、有効な命令が
与えられないため、そのサイクルにおいては、命令は出
力されない。したがってこの場合有効性フラグinst av
ailはオフ状態とされる。有効性フラグinst availがオ
ンの命令は、有効な命令であることを示しており、機能
ユニット内で実行される。命令デコーダ10から機能ユニ
ットへ発行される命令IRに付随する有効性フラグinst
availはオンにされる。これらのフラグdelay instおよ
びinst availは各ステージにおいて以下のように制御
される。

（１） 命令デコードステージ（IDステージ）： （ａ） 命令デコードステージIDに供給された複数の命
令は、命令デコーダ10において、デコードされる。この
供給された命令中に分岐命令が存在し、この分岐命令が
そのサイクル内で分岐すべきか否かを決定することがで
きない場合、命令デコーダ10は、そのサイクルから分岐
が決定されるまでのサイクルの間分岐命令以降の命令で
あって機能ユニットに発行される命令の書込み遅延フラ
グdelay instをオンにし、オン状態とされた有効性フ
ラグinst availとともに命令IRに付随させて出力す
る。

（ｂ） この命令デコーダ10へ与えられた命令中に分岐
決定を待合わせる命令が存在しない場合、命令実行結果
の書込みを遅延させる必要はないため、書込み遅延フラ
グdelay instはオフにして命令IRとともに発行され
る。

（ｃ） 分岐命令が存在しかつその分岐が決定した場合
には、この分岐命令以降の命令は実行する必要がないた
め、有効性フラグinst availがオフにされる。このと
き命令IRの機能ユニットへの発行は行なわれない。この
とき、遅延フラグdelay instはオフ状態とされる。

これらの命令IRおよびフラグdelay instおよびinst
availは機能ユニットのEXステージを介してWBステー
ジへ伝達される。このWBステージにおいては以下の制御
が行なわれる。

（２） マシン状態の書換え（変更）が生じるWBステー
ジ： （ａ） 命令WB IRがマシン状態の書換えを行なう命令
であり、かつ書込み遅延フラグdelay instがオンの場
合、この命令WB IRは、分岐／非分岐の決定待ち状態で
あり、マシン状態の変更を行なってはならない場合であ
る。このマシン状態の書換えの実行は中断され分岐・非
分岐の決定を待ち合わせる。

（ｂ） 分岐命令による分岐を行なうことが決定した場
合、命令デコーダ10からは分岐指示信号takenとEXステ
ージに滞留している命令を無効化するための信号EX ca
nとが発生される。WBコントロール回路100は、フラグWB
delay instおよびWB inst availがともにオンであ
る命令WB IRの有効性フラグWB inst availをオフに
設定する。これにより、WBステージにおける命令WB IR
が無効化され、この命令WB IRによるマシン状態の変更
（第１図に示す構成においてはレジスタ・ファイル９へ
のデータの書込み）が禁止される。これにより分岐命令
後の機能ユニットへ発行された命令が無効化される。

（ｃ） 分岐命令による分岐が生じないことが決定した
場合、命令デコーダ10からは非分岐検出信号not taken
が発生される。WBコントロール回路100は、このとき、
書込み遅延フラグWB delay instをオフ状態に設定す
る。これにより、分岐が生じた時に備えて中断状態にあ
った命令WB IRによるマシン状態の変更が即座に実行さ
れる。次に、第１図を参照して、具体的に動作について
説明する。

命令メモリからフェッチされた命令は命令デコーダ10
でデコードされる。デコード結果が整数演算命令の場
合、命令デコーダ10からレジスタ・ファイル９へ２つの
レジスタ指示信号（レジスタポインタ）が与えられ、被
演算データである２つのデータdata1およびdata2が読出
される。

また、命令デコーダ10は、デコード結果の命令IRと、
この命令IRが有効であることを示すオン状態の有効性フ
ラグinst availと、書込み遅延フラグdealy instを出
力する。書込み遅延フラグdelay instは、命令IRが分
岐命令以降の命令であるか、およびこのサイクルでその
分岐命令の分岐／非分岐が決定できたか否かに応じて定
められる。分岐命令の分岐決定待ち状態の場合、この書
込み遅延フラグdelay instはオン（１）状態にされ
る。分岐命令が存在しない場合または分岐命令による分
岐が決定した場合、この書込み遅延フラグdelay inst
はオフ（０）状態に設定される。このサイクルにおいて
分岐命令による分岐が決定し、命令IRが不必要な場合に
は、有効性フラグinst availはオフ状態とされる。

命令デコーダ10からの出力およびレジスタ・ファイル
９からの出力はＴラッチ回路11ないし15で保持される。
このＴラッチ回路14および15に保持されたデータtmp1お
よびtmp2（データdata1およびdata2に相当する）はALU1
6へ与えられ、所定の演算が実行される。

クロック信号Ｌに応答して、Ｔラッチ回路11ないし13
に保持されている命令およびフラグはそれぞれＬラッチ
回路17ないし19に保持される。また、ALU16の出力はク
ロック信号Ｌに応答してＬラッチ回路20に保持される。
それにより、EXステージにおける動作は完了する。

WBステージにおいて、滞留する命令が存在しない場合
には、このＬラッチ回路17ないし20に保持された命令、
フラグおよびデータはＴラッチ回路21ないし24によりク
ロック信号Ｔに応答して保持される。WBステージに滞留
する命令（すなわち、分岐決定待ち等の命令）が存在す
る場合、EXステージは該命令、フラグおよびデータを保
持し続ける。

WBステージにおいては、Ｔラッチ回路23に保持されて
いるフラグWB delay instがオン状態の場合、WBコン
トロール回路100の制御のもとに、レジスタ・ファイル
９へのデータの書込みはマシン状態変更待ち合わせ状態
となり、与えられたデータを保持し続ける。

命令デコーダ10において、分岐命令による分岐が決定
したと判断されると、分岐決定指示信号takenが発生さ
れ、WBコントロール回路100へ与えられる。WBコントロ
ール回路100は、この信号takenに応答して、書込み遅延
フラグWB delay instをオフ状態とし、かつ有効性フ
ラグWB inst availをオフ状態とする。これにより、
Ｔラッチ回路21に保持された命令WB IRは無効にされ、
また、Ｔラッチ回路24に保持されたデータWB dataが無
効にされてレジスタ・ファイル９への書込みは行なわれ
ない。

一方、命令デコーダ10において、分岐命令による分岐
が生じないことが決定されると、非分岐決定検出信号no
t takenが発生されWBコントロール回路100へ与えられ
る。WBコントロール回路100は、この信号not takenに
応答して、Ｔラッチ回路23に保持された書込み遅延フラ
グWB delay instをオフ状態にする。これにより、Ｔ
ラッチ回路21に保持された命令WB IRに従ってレジスタ
・ファイル９のレジスタ選択が行なわれ、この選択され
たレジスタへのデータWB dataの書込みが行なわれる。

なお命令デコーダ10において、分岐決定検出信号take
nが発生されたとき、EXステージに保持されている命令E
X IR Ｌを無効にするための信号EX canが発生され
る。この信号EX canに応答して、Ｌラッチ回路18に保
持されている有効性フラグEX inst avail Ｌはオフ
状態とされ、このEXステージに保持された命令の無効化
が行なわれる。次に、上述の分岐処理待ち合わせおよび
分岐決定時における命令の無効化を実現するための構成
について説明する。

第４図はマシン状態変更ステージ（WBステージ）にお
ける論理構成の一例を示す図である。第４図において、
WBステージは、Ｔラッチ回路21の前段に設けられる論理
回路30と、Ｔラッチ回路22の前段に設けられる論理回路
31と、Ｔラッチ回路23の前段に設けられる論理回路32
と、Ｔラッチ回路24の前段に設けられる論理回路33を含
む。

論理回路30は、WBステージがマシン状態変更待機状態
すなわち分岐決定待ち合わせ状態にあることを示す信号
WB busyとこのWBステージに保持された命令が無効化さ
れることを示す信号WB canとに応答して、命令EX IR
Ｌまたは命令WB IR Ｌのいずれか一方を選択的に通
過させる。

論理回路31は、信号WB busyと信号WB canとEXステ
ージの命令が無効化されたことを示す信号EX canとに
応答して、EXステージからの有効性フラグEX inst av
ail ＬとWBステージにおける有効性フラグWB inst a
vail Ｌのいずれか一方を選択的に通過させる。

論理回路32は、信号WB busyおよびWB canに応答し
て、EXステージからこの書込み遅延フラグEX delay i
nst ＬとWBステージの書込み遅延フラグWB delay in
st Ｌのいずれか一方を通過させる。

論理回路33は、信号WB busyおよびWB canに応答し
て、EXステージからのデータEX data ＬおよびWBステ
ージのデータWB data Ｌのいずれか一方を選択的に通
過させる。

WBステージはさらに、Ｔラッチ回路21に保持された命
令WB IRをデコードし、レジスタ・ファイル９へデータ
を書き込むべきか否かを示す書込み指示信号ｗ RFとレ
ジスタ・ファイル９のレジスタポインタaddressを発生
する命令デコーダ34と、WBステージの状態を監視し、こ
のWBステージを、データ保持状態、データ無効化状態お
よびデータ書込み実行状態のいずれかに設定する論理回
路29を含む。

論理回路29は、命令デコーダ34からのレジスタファイ
ル書込み指示信号ｗ RFと、命令デコーダ10からの分岐
決定信号takenと、非分岐決定信号not takenと、有効
性フラグWB inst avail Ｌと、書込み遅延フラグWB
delay inst Ｌとに応答して、信号WB busyおよびW
B canと、レジスタ・ファイル９を書込み可能状態に設
定する信号wenとを発生する。

論理回路31は「in logic1」で示される論理を実行す
る。論理回路30、32および33は「in iogic2」で示され
る論理を実行する。論理回路29は、「WB busy logi
c」で示される論理を実行する。次に、各論理回路の実
現する論理について説明する。

第５図は論理回路29が実現するWB busy logicの論
理を一覧にして示す図である。以下、論理回路29の論理
について説明する。

（１） WBステージに有効な命令が存在しない場合： この状態においては、WBステージは何ら書込みを行な
うべきデータを保持していないため、何の動作も実行し
ない。すなわち、 WB inst avail Ｌがオフ（０）の場合には、信号w
en、WB busyおよびWB canはすべてオフ（０）であ
る。

（２） WBステージに有効な命令が保持されている場
合： この状態ではWB inst avail Ｌはオン（１）状態
である。

（ａ） 命令デコーダ34からの信号ｗ RFがオフ状態の
場合、レジスタ・ファイルへのデータの書込は生じな
い。このような状態は、たとえば単に条件判断を行なう
命令の場合に生じる。すなわち、たとえばある比較結果
に基づいて次の処理が決定される場合、この比較結果は
レジスタに書込む必要がないため、このような状態が生
じる。

この場合、データの書込みは生じず、また次のサイク
ルで新たな命令を取り込むことができる。

したがって、 ｗ RFがオフの場合、信号wen、WB busyおよびWB c
anはすべてオフ状態に設定される。

（ｂ） 信号ｗ RFがオンであり、フラグWB delay i
nst Ｌがオフのとき： この場合、WBステージにおいて有効な命令が存在し、
かつ分岐決定待ち合わせ状態ではないため、データの書
込みを実行しても良い。したがって、 ｗ RFがオンでかつWB delay inst Ｌがオフの場
合には、信号wenがオン、信号WB busyおよびWB canが
オフとなる。

（ｃ） 信号ｗ RFおよびフラグWB delay inat Ｌ
がオンの場合： この場合は、WBステージにおいてデータ書込みを実行
すべき命令が存在し、かつこの命令は分岐命令以降の命
令であることを示している。

この状態において、命令デコーダにおいて分岐／非
分岐が未決定状態の場合には、WBステージはマシン状態
変更待ち合わせ状態となる。したがって、 信号not takenおよびtakenがともにオフ状態の場合
には、信号wenおよびWB canがオフ、信号WB busyがオ
ンとなる。

分岐処理待ち合わせ状態において、非分岐が決定さ
れた場合： この場合、このWBステージの命令を即座に実行しても
よい。したがって、 信号not takenがオン、かつ信号takenがオフの場合
には、信号wenがオン、WB busyおよびWB canがともに
オフとなる。

待機状態において、分岐が決定した場合： この場合、このWBステージに保持されている命令は無
効にされる。すなわちレジスタ・ファイルへのデータ書
込みが実行されず、以降のサイクルにおいて与えられる
有効命令待ち状態となる。

すなわち、 信号not takenがオフであり、かつ信号takenがオン
の場合には、信号wenおよびWB busyがオフとなり、信
号WB canがオンとなる。

この第５図に示すWB busy logicの論理を実現する
具体的な回路構成は示さないが、この第５図に示す表か
ら容易に構成することができる。この論理はANDゲート
およびORゲートなどのゲート回路を用いて作成してもよ
く、またPLD（プログラマブル・ロジック・デバイス）
を用いて作成してもよい。

第６図はin logic1の論理を一覧にして示す図であ
る。このin logic1は論理回路31が実行する。以下、第
６図を参照してin logic1の論理について説明する。

（１） WB canがオン状態の場合： この状態は、WBステージにおいて、分岐決定待ちの命
令が無効化された状態を示す。WBステージが、次のサイ
クルに有効な命令を保持するかどうかは、EXステージが
そのサイクルで無効化されたかどうかに依存する。信号
EX canがオフのときは、EXステージの命令がそのまま
次のサイクルにおいてWBステージに供給される。この命
令の有効／無効はフラグEX inst avail Ｌにより決
定される。したがって、EX canがオフ状態の場合に
は、フラグWB inst availはEX inst avail Ｌに等
しくなる。

フラグEX canがオンの場合は、EXステージの命令は
無効化されたことを示している。したがって、WBステー
ジの次のサイクルには、有効な命令はEXステージには供
給されない。したがって、EX canがオンの場合にはWB
inst availはオフとなる。

（２） WB canがオフの場合： この状態はWBステージにおける命令の無効化動作は実
行されないことを示している。

第７図は「in logic2」の実現する論理を示す図であ
る。以下、第７図を参照して「in logic2」の論理につ
いて説明する。

もし信号WB busyがオフ状態の場合には、このWBステ
ージには次のサイクルにおいても保持すべき命令が存在
しないことを示しており、EXステージから与えられる命
令をWBステージに取り込んでよいことを示している。し
たがって、信号WB busyがオフならば、フラグWB inst
availはフラグEX inst avail Ｌに等しくなる。

信号WB busyがオン状態の場合には、WBステージは、
分岐／非分岐決定待ち状態の命令を保持していることを
示している。したがって、次のサイクルにおいても、こ
のサイクルにおける有効性フラグを保持する必要があ
る。したがって、フラグWB inst availは、フラグWB
inst avail Ｌと等しくなる。

上述の論理動作を実行する論理回路をWBステージに設
けることにより、分岐命令の決定待ち状態において、非
分岐が決定された場合高速でデータを書込むことができ
る。この動作について以下に動作波形図を参照して説明
する。

第８図は、分岐決定待ち合わせ状態において分岐が決
定したときのWBステージの動作を示す信号波形図であ
る。以下、第８図を参照して分岐決定時の動作について
説明する。

サイクル0: このサイクルにおいて、WBステージに、分岐命令以降
の命令でありかつ分岐命令の状態決定待ちをすべき命令
が供給される。この命令の書込み遅延フラグWB delay
instはオン状態である。またこの命令の有効性フラグ
WB inst availもオン状態である。論理回路26および2
7の出力WB delay inst ＬおよびWB inst avail
Ｌはクロック信号Ｌに応答してその状態が確定する。こ
れに応答して、論理回路29からの信号WB busyがオン状
態となる。

ここで、このWBステージへ与えられた命令はレジスタ
・ファイルへデータを書込む命令であり、命令デコーダ
34からはクロック信号Ｔに応答して信号ｗ RFが発生さ
れている状態を想定している。また、論理回路29は、こ
の分岐決定待ち合わせ状態に従って、書込みイネーブル
信号wenを発生せず、データ書込み禁止状態に設定す
る。レジスタ・ファイル９は、クロック信号Ｌにおける
信号wenに応答して、ラッチ回路28のデータWB data
Ｌの書込みを行なっている。ただしレジスタポインタad
dressはクロック信号Ｔに応答して確定する。このサイ
クルではレジスタ・ファイル９へのデータ書込みは禁止
状態とされる。

一方、信号WB busyのオン状態に応答して、論理回路
30、31、32および33は、その入力経路を切換えて対応の
Ｌラッチ回路25、26、27および28の出力を選択し、それ
ぞれ対応のＴラッチ回路21、22、23、および24へ伝達す
る。

サイクル1: このサイクルにおいては信号WB busyはオン状態であ
るため、サイクル０にWBステージへ与えられた命令およ
びフラグならびにデータが再びＴラッチ回路21ないし24
で保持される。

サイクル2: このサイクルにおいて、分岐が決定し、このWBステー
ジの命令を無効とすべきことが決定される。この場合、
信号takenがオン状態となり、論理回路29へ与えられ
る。これにより、書込みイネーブル信号wenの発生が禁
止され、レジスタ・ファイル９へのデータの書込みは禁
止される。また、この信号takenに応答して、信号WB b
usyがオフ状態、また信号WB canがオン状態に設定され
る。この信号WB busyに応答して、WBステージはEXステ
ージからの命令受入れ可能状態となる。

このとき、EXステージに保持されている命令が分岐命
令以降の命令であり、分岐先命令と無関係な命令の場
合、このEXステージに保持された命令を無効化するため
に信号EX canが発生される。したがって、サイクル３
におけるフラグWB inst availおよびWB delay inst
はこのサイクル２においてEXステージに保持されている
命令のフラグに対応したものとなる。

サイクル３においては、信号WB busy、信号takenお
よびWB canはすべてオフ状態となり、WBステージは、E
Xステージから与えられた命令を処理することになる。

ここで、論理回路30、32および33の「in logic2」論
理は信号WB canをも受けているが、上述の論理動作で
は信号WB busyに応じてその論理が設定されている。信
号WB canをも併せて用い、信号WB busyがオンにあり
かつ信号WB canがオフ状態の場合にはそのWBステージ
の命令、フラグおよびデータを保持し、また信号WB bu
syがオフのとき、信号WB canのオン／オフ状態にかか
わらずEXステージからの命令、データおよびフラグを通
過させる構成としてもよい。図面においてはこの２つの
信号WB busyと信号WB can両者を用いる場合の回路構
成が示されている。

また、信号EX canは信号takenが発生された場合には
必ず発生されるが、分岐発生時でなくても、EXステージ
に保持されたデータを無効化する必要が生じる場合も考
えられるため、このような場合にこの信号EX canが発
生されて、EXステージの命令の無効化が行なわれる。信
号WB canも同様である。

また、第８図に示す信号波形図においては信号wenの
立上りおよび立下がりタイミングはある幅を持たせてお
り、また信号takenの立下がり時点もある幅を持たせて
いる。これはこの時間幅において各信号が適当なタイミ
ングで立上りまたは立下がりすればよいことを示してい
る。すなわち、信号wenは、この確定状態のデータWB d
eta Ｌを書込むことができるようなタイミングでイネ
ーブルされればよく、またディスエーブル状態はこのデ
ータ書込み決定状態前に確定状態とされるタイミングで
確定していればよい。

また、信号takenは、クロック信号Ｌのタイミングで
発生されるが、その立下がりタイミングは、次のサイク
ルにおける、分岐決定時における分岐先命令のフェッチ
処理を実行する動作を規定するように設定されておれば
よく、たとえば第８図においてサイクル３の開始時点に
おいてその状態が確定状態に保持されていればよい。次
に、非分岐決定時の動作について第９図を参照して説明
する。

第９図はWBステージにおける分岐状態決定待ち合わせ
状態において非分岐が決定された場合の動作を示す波形
図である。

サイクル０およびサイクル１は第８図に示すサイクル
０およびサイクル１と同様である。サイクル２におい
て、分岐を行なわないことが決定されると信号not tak
enがオン状態となる。これに応答して書込みイネーブル
信号wenがオン状態となり、レジスタ・ファイル９への
データ書込みが可能状態とされる。レジスタ・ファイル
９は、この信号wenに応答して、Ｌラッチ回路28からの
データWB data Ｌを、命令デコーダ34からのレジスタ
ポインタaddressが指定するレジスタへ書込む。

またこのとき、WBステージの命令が実行され、マシン
状態の変更が行なわれたため、WBステージは次のEXステ
ージからの命令受入可能状態となる。したがって、信号
WB busyがオフ状態となる。このとき、信号WB canは
オフ状態のままである。これにより、各論理回路30ない
し33は、EXステージのＬラッチ回路出力を通過させる状
態となる。

サイクル３における動作は、このEXステージから与え
られる命令に対応した処理が行なわれる。すなわち、EX
ステージから与えられる命令が無効命令であれば、何ら
実行処理は行なわれず、有効命令であれば、その命令に
従う処理が実行される。次にEXステージの論理および動
作について説明する。

第10図はEXステージの構成を示す図である。第10図に
おいて、第１図に示す構成と対応する部分には同一の参
照番号が付されている。

第10図において、EXステージは、Ｔラッチ回路11、1
2、13、14および15の前段に設けられた論理回路41、4
2、43、44および45と、Ｔラッチ回路14および15の保持
データをそれぞれロック信号Ｌに応答して保持するＬラ
ッチ回路35および36を含む。

論理回路41は信号WB busyに応答して、命令デコーダ
10からの命令IRまたはＬラッチ回路17からの命令EX IR
Ｌのいずれか一方を通過させる。論理回路42は、信号
WB busyに応答して、命令デコーダ10からの有効性フラ
グinst availとＬラッチ回路18′からの有効性フラグE
X inst avail Ｌのいずれか一方を通過させる。

論理回路43は、命令デコーダ10からの書込み遅延フラ
グdelay instとＬラッチ回路19からのフラグEX delay
inst Ｌのいずれか一方を通過させる。

論理回路44および45は、レジスタファイルから読出さ
れたデータdata1およびdata2とＬラッチ回路35および36
の保持データtmp1 Ｌおよびtmp2 Ｌのいずれか一方を
それぞれ通過させる。

Ｌラッチ回路18′は、信号EX canに応答してその保
持データがリセットされてオフ状態に設定される。この
Ｌラッチ回路18′の信号EX canによる保持データの制
御は、信号EX canがクロック信号Ｌの発生時に確定状
態にあれば、このＬラッチ回路18′の入力部に信号EX
canに応答してその出力値をEX inst availまたは０に
設定する回路を設ける構成としてもよい。

論理回路41ないし45は同一の論理を実現し、「in lo
gic3」で示される論理を実行する。

第11図は「in logic3」の論理を一覧にして示す図で
ある。以下、第10図および第11図を参照して「in logi
c3」の論理について説明する。

EXステージがWBステージへ命令を供給することができ
ず、命令保持状態となるのは、WBステージが命令保持状
態にある場合である。この状態は、信号WB busyがオン
（１）であることにより表される。したがって、信号WB
busyがオン（１）の場合、論理回路41ないし45は対応
のＬラッチ回路17、18′、19、35および36からの出力を
通過させて対応のＴラッチ回路11ないし15へ伝達する。

一方、信号WB busyがオフ（０）の場合、EXステージ
は、この保持している命令をWBステージへ供給すること
ができ、新たに命令を命令デコーダ10から受けることが
できる。したがって、信号WB busyがオフの場合には、
この論理回路41ないし45は、命令デコーダ10からの出力
およびレジスタ・ファイル９からの出力データを通過さ
せる。

第12図は、Ｌラッチ回路18′の動作状態を一覧にして
示す図である。以下、この第12図を参照してＬラッチ回
路18′の動作について説明する。信号EX canがオン
（１）に設定されると、EXステージに保持された命令が
無効化されることを示す。したがって、信号EX canが
オンならば、Ｌラッチ回路18′の出力は０となる。

一方、信号EX canがオフ（０）状態の場合、EXステ
ージに保持されている命令を特に無効化する必要はない
ことを示している。この場合、Ｌラッチ回路18′は、Ｔ
ラッチ回路12からの有効性フラグEX inst availをそ
のまま保持する。すなわち、信号EX canがオフの場
合、フラグEX inst avail Ｌはそのサイクルにおけ
る有効性フラグEX inst availとなる。

上述の構成により分岐命令以降の命令を、WBステージ
の命令処理状況に応じてEXステージにおいて実行、保持
することができる。信号WB busyはまた、命令デコーダ
10へ与えられて、その命令発行の中断（待合わせ）の制
御に用いられてもよい。

上記実施例においては、整数ユニットに対する命令の
保持／無効化を行なうための構成について説明したが、
他の機能ユニット、浮動小数点演算ユニット、メモリア
クセスユニット等においても、同一の構成をそのマシン
状態変更ステージへ適用することにより同様の効果を得
ることができる。また、機能ユニットの数は４つに限定
されない。

［発明の効果］ 以上のように、この発明によれば、分岐命令以降の命
令に対しては、分岐命令以降の命令であることを示す書
込み遅延フラグを該命令に付加して機能ユニットへ発行
し、この機能ユニットにおけるマシン状態変更動作を書
込み遅延フラグに従って制御するように構成したので、
分岐命令による分岐・非分岐が未決定状態であっても、
分岐命令以降の命令を機能ユニットへ発行することがで
き、かつ分岐決定時には即座にマシン状態の変更を行な
うことができるので、処理速度が大幅に改善された並列
処理装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である並列処理装置におけ
る機能ユニット部の構成を概略的に示す論理図である。
第２図はこの発明による命令実行方式を概略的に示す図
である。第３図はこの発明による並列処理装置が用いる
クロック信号を示す波形図である。第４図はこの発明の
一実施例である並列処理装置におけるレジスタ書込みス
テージ（マシン状態変更ステージ）の構成を概略的に示
す論理図である。第５図は第４図に示すWB busy logi
cの論理を一覧にして示す図である。第６図は第４図に
示す「in logic1」が実現する論理を一覧にして示す図
である。第７図は第４図に示す「in logic2」の実現す
る論理を一覧にして示す図である。第８図はこの発明の
一実施例である並列処理装置におけるマシン分岐決定時
におけるマシン状態変更ステージの動作を示す波形図で
ある。第９図はこの発明の一実施例である並列処理装置
における分岐命令の非分岐決定時におけるマシン状態変
更ステージの動作を示す信号波形図である。第10図はこ
の発明の一実施例である並列処理装置の機能ユニットの
実行ステージの構成を概略的に示す論理図である。第11
図は第10図に示す「in logic3」の論理を一覧にして示
す図である。第12図は第10図に示す有効性フラグの出力
用Ｌラッチ回路の論理動作を一覧にして示す図である。
第13図は並列処理装置の概念的構成を示す図である。第
14図はスーパースカラの一般的構成を示す図である。第
15図はスーパースカラにおける命令デコードステージの
構成を示す図である。第16図はスーパースカラにおける
命令デコードステージから機能ユニットへの命令の発行
状況を示す図である。第17図は従来の並列処理装置にお
ける分岐発生時の命令発行／実行状況を示す図である。 図において、４、５、６および７は機能ユニット、８は
データメモリ、９はレジスタ・ファイル、10は命令デコ
ーダ、11、12、13、14、15、21、22、23、24はＴラッチ
回路、17、18、19、20、25、26、27、28、、35および36
はＬラッチ回路、29、30、31、32、33、41、42、43、4
4、45は論理回路、34はWBステージに含まれる命令デコ
ーダである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】各々が所定の機能を実行する複数の機能ユ
   ニットと、命令を格納する命令メモリと、前記命令メモ
   リから複数の命令をフェッチし、該フェッチした命令の
   うち同時処理可能な命令を検出して、同時処理可能な命
   令を関連の機能ユニットへ供給するフェッチ・デコード
   手段とを備える並列処理装置であって、前記機能ユニッ
   トの各々は前記フェッチ・デコード手段からの命令を実
   行する命令実行ステージと、該命令実行ステージからの
   データをレジスタ手段へ書込むマシン状態変更ステージ
   とを含み、かつ前記フェッチ・デコード手段はフェッチ
   した複数の命令に分岐命令が含まれるか否かを検出する
   手段と、該分岐命令による分岐が発生したか否かを示す
   分岐発生指示信号を出力する手段とを含み、 機能ユニットへ供給される命令の有効・無効を示す有効
   性フラグと、該命令が分岐命令以降の命令であるか否か
   を示す書込遅延フラグとを該命令へ付加して関連の機能
   ユニットへ供給する手段、 前記有効性フラグと前記書込遅延フラグとに応答して、
   前記有効性フラグがオン状態であり対応の命令が有効で
   あることを示し、かつ前記書込遅延フラグがオン状態で
   あり対応の命令が分岐命令以降の命令であることを示す
   ときには前記マシン状態変更ステージの動作をデータ保
   持状態に設定し、前記有効性フラグがオフ状態のときに
   は前記マシン状態変更ステージの動作をデータ無効化状
   態に設定し、かつ前記有効性フラグがオン状態でありか
   つ前記書込遅延フラグがオフ状態のときには前記マシン
   状態変更ステージの動作をデータ書込実行状態に設定す
   る制御手段、および 前記分岐発生指示信号に応答して、前記有効性フラグお
   よび前記書込遅延フラグの値を修正する手段を備える、
   並列処理装置。