JPH1063500A

JPH1063500A - 信号処理装置

Info

Publication number: JPH1063500A
Application number: JP8222119A
Authority: JP
Inventors: Jiro Miyake; 二郎三宅; Yoshinori Urano; 美紀浦野; Genichiro Inoue; 源一郎井上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-08-23
Filing date: 1996-08-23
Publication date: 1998-03-06
Also published as: KR19980018919A; US6047371A; EP0825528A3; KR100549705B1; EP0825528A2

Abstract

(57)【要約】【課題】条件付き分岐命令を用いずに、２つの異なる
演算をフラグ信号で切り替えて実行することにより少な
いサイクルで処理を行う信号処理装置を提供する。【解決手段】信号処理装置は、命令を解読し２つの制
御信号２２、２３を出力する命令デコーダ３と、命令デ
コーダ３に接続され、フラグ保持回路７に格納されたフ
ラグ信号に従って、制御信号２２、２３のいずれかを選
択して出力する制御選択回路６と、制御選択回路６が出
力する制御信号２８に従って、複数の入力データのいず
れか１つを選択して出力する選択回路４、５と、選択回
路４、５が出力するデータに対して演算を行う演算手段
とを備えたものである。フラグ信号の値によって異なる
処理を１つの命令で実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令に従ってデー
タの処理を行う信号処理装置、特に、フラグの値に応じ
て異なる処理が可能な信号処理装置に関する。

【０００２】

【従来の技術】命令に従ってデータの処理を行う信号処
理装置（プロセッサ）は、命令の集まりであるプログラ
ムによって、様々な処理や機能を実現することができる
ため、さまざまな機器に広く用いられている。

【０００３】信号処理装置は、命令デコーダ、演算器、
データ保持回路などから構成され、命令デコーダが命令
を解読して制御信号を生成し、その制御信号によって、
データ保持回路からデータを読み出し、演算器は読み出
されたデータに対して、制御信号で指示された演算を行
い、演算結果を制御信号に従ってデータ保持回路に格納
する。このような処理を各々の命令に対して行うことに
よって、様々な機能を実現する。

【０００４】このような信号処理装置を用いて次に示す
ような処理を行う場合を考える。（処理１）は、データＡとデータＢを比較して、Ａの方
が大きい場合は、データＣにＡを代入し、さもなくば、
ＣにＢを代入するという処理である。つまり、条件によ
って処理が異なる。

【０００５】これを命令を用いて処理する場合、条件付
き分岐命令と呼ばれる命令を用いる。

【０００６】条件付き分岐命令は、前の演算の結果を示
すフラグが指定した値の場合のみ分岐する命令である。

【０００７】（処理１）は次のような命令の組合わせ
（プログラム）で実現できる。ｃｍｐｒ１，ｒ２ｂｇｅＬ１ｎｏｐｍｏｖｒ３，ｒ２ｂａＬ２ｎｏｐ k１：ｍｏｖｒ３，ｒ１ k２：このプログラムにおいて、r１、r２、r３は演算で用い
るデータを格納するレジスタであり、それぞれ、データ
Ａ，Ｂ，Ｃを格納する。

【０００８】このプログラムでは、先ず、ｃｍｐ命令に
よって、レジスタr１からr２が減算され、減算の結果が
フラグに設定される。条件付き分岐命令ｂｇｅはそのフ
ラグによって減算結果が正または０である場合、つま
り、レジスタr１の値（Ａ）がレジスタr２の値（Ｂ）に
対して等しいか、大きい場合、ラベルＬ１へ分岐する。
それ以外の場合は分岐せず、後続の命令を実行する。Ｌ
１ヘ分岐すると、ｍｏｖ命令によってレジスタr３
（Ｃ）へレジスタr１のデータ（Ａ）が格納される。分
岐しない場合は、ｍｏｖ命令によってレジスタr３
（Ｃ）へレジスタr２（Ｂ）のデータが格納され、無条
件分岐命令ｂａによって、無条件にラベルＬ２へ分岐す
る。このようにして、（処理１）が実現される。

【０００９】

【発明が解決しようとする課題】このような信号処理装
置では、条件付き分岐命令を用いて処理を変える場合、
条件付き分岐命令の実行に要する時間や、分岐が生じた
場合に分岐先の命令をメモリから読み出す時間などが必
要で、信号処理装置の処理能力を低下させるという問題
点を有していた。

【００１０】さらに、分岐命令や、２つの異なる処理の
それぞれに対する命令など、多くの命令を必要とし、プ
ログラムサイズが増加するという問題点を有していた。

【００１１】さらに、分岐の条件によって処理が完了す
る時間が変わり、処理の結果を他の装置が利用する場
合、他の装置の動作のタイミングを調整するなど制御が
複雑になるという問題点を有していた。

【００１２】従って本発明は上記問題点に鑑み、その目
的は、分岐命令を用いずに、フラグに応じて、２つの異
なる演算を行い、高い処理能力を実現する信号処理装置
を提供することにある。

【００１３】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の信号処理装置は、命令を解読し、第１の制
御信号と第２の制御信号を出力する命令解読手段と、フ
ラグ信号に従って、前記第１の制御信号と前記第２の制
御信号のいずれかを選択して出力する制御信号選択手段
と、前記制御信号選択手段が出力する制御信号に従っ
て、複数の入力データのいずれか１つを選択して出力す
るデータ選択手段と、前記データ選択手段が出力するデ
ータを入力の一つとして演算を行う演算手段と、を備え
たものである。

【００１４】本発明は上記した構成によって、１つの命
令で２つの条件のそれぞれに対する演算を指定でき、フ
ラグの値に応じて２つの制御信号のうち１つが選択さ
れ、異なる処理を行うこととなる。

【００１５】

【発明の実施の形態】以下本発明の一実施例の信号処理
装置について、図面を参照しながら説明する。

【００１６】（実施例１）図１は本発明の第１の実施例
における信号処理装置のブロック図である。

【００１７】図１において、３は命令２０を解読し、第
１の制御信号２２と第２の制御信号２３を出力する命令
解読手段としての命令デコーダ、６は命令解読手段とし
ての命令デコーダ３に接続され、フラグ信号に従って、
第１の制御信号２２と第２の制御信号２３のいずれかを
選択して出力する制御信号選択手段としての制御選択回
路、４および５は、それぞれ、制御選択回路６が出力す
る制御信号２８に従って、複数の入力データのいずれか
１つを選択して出力するデータ選択手段としての選択回
路、１は選択回路４、５に接続され、選択回路４、５が
出力するデータに対して演算を行う演算手段としての演
算器、７は演算器１が出力する演算結果フラグ３２を格
納し、フラグ信号として制御選択回路６に出力するフラ
グ保持手段としてのフラグ保持回路、８および９は入力
データを反転して出力する反転手段としての反転回路で
ある。

【００１８】演算器１は、入力１１、１２に与えられた
２つのデータに対して加算や論理演算などを行い、演算
結果のデータ３１とフラグ３２を出力する。フラグ３２
は演算結果が正の数なのか、負の数なのか、オーバーフ
ローしたのか、０なのか、などを示す。

【００１９】ここでは、簡単のため、フラグ３２は１ビ
ットとし、演算結果が負の数の場合、フラグ３２は０と
なり、正の数または０の場合、フラグ３２は１となると
する。

【００２０】２はレジスタファイルであり、演算器１が
演算に用いるデータや演算結果のデータを保持する。２
１は命令を格納するプログラムメモリである。

【００２１】制御選択回路６は命令デコーダ３が出力す
る制御信号２２、２３を入力とし、フラグ保持回路７に
格納されているフラグＦが０の場合、制御信号２２を選
択し、フラグＦが１の場合、制御信号２３を選択して制
御信号２８に出力する。制御信号２８は５ビットであ
り、最上位２ビットは選択回路４の制御信号１３に、次
の２ビットは選択回路５の制御信号１４に、最下位ビッ
トは演算器１のキャリー入力２９に与えられる。

【００２２】択回路４は２ビットの制御信号１３が００
の場合、レジスタファイル２の出力２４を選択し、０１
の場合、反転回路８の出力２５を選択し、１０の場合、
定数０を選択して出力する。

【００２３】選択回路５は２ビットの制御信号１４が０
０の場合、レジスタファイル２の出力２６を選択し、０
１の場合、反転回路９の出力２７を選択し、１０の場
合、定数０を選択し、１１の場合、命令デコーダ３の定
数出力３３を選択して出力する。

【００２４】命令２０は、演算の種類を示すフィールド
ｏｐ、演算の制御情報を示すフィールドｃｎｔ０、ｃｎ
ｔ１、演算に用いるデータを格納するレジスタの番号を
示すフィールドｒｓ１、ｒｓ２、演算結果を格納するレ
ジスタの番号を示すフィールドｒｄなどから構成され
る。フィールドｃｎｔ０は、フラグ保持回路７が保持す
るフラグ信号が０の場合の演算を指示するフィールドで
あり、フィールドｃｎｔ１は、フラグ信号が１の場合の
演算の制御を指示するフィールドである。フィールドｃ
ｎｔ０，ｃｎｔ１はそれぞれ５ビットからなり、最上位
２ビットは選択回路４の入力選択を指定し、次の２ビッ
トは選択回路５の入力選択を指定し、残りの１ビットは
演算器１のキャリー入力２９に与えられるデータであ
る。また、演算で定数を使用する場合、定数はｉｍｍフ
ィールドに設定される。

【００２５】以上のように構成された信号処理装置につ
いて、以下その動作を説明する。例として（処理１）を
実現する場合を説明する。

【００２６】（処理１）は次のような命令の組合わせ
（プログラム）で実現できる。ｃｍｐｒ１，ｒ２Ｆ？ａｄｄｒ３，ｒ１，０：ｒ３，０，ｒ２第１の命令ｃｍｐでは、レジスタｒ１に格納されている
データＡからレジスタｒ２に格納されているデータＢを
減算し、フラグＦを出力する。演算結果が負の数の場合
フラグＦは０であり、演算結果が正の数または０の場合
フラグＦは１である。

【００２７】第２の命令は条件付き演算命令であり、Ｆ
が１の場合はａｄｄｒ３，ｒ１，０を実行し、Ｆが０
の場合はａｄｄｒ３，０，ｒ２を実行することを示
す。ａｄｄｒ３，ｒ１，０は、レジスタｒ１と０を加
算して、レジスタｒ３へ格納、即ち、データＡの値をデ
ータＣに格納する。同様に、ａｄｄｒ３，０，ｒ２は
データＢの値をデータＣに格納する。第１の命令の結
果、Ａ≧ＢであればＦは１となり、Ａ＜ＢであればＦは
０となるので、第２の命令の実行によって、（処理１）
が実現されることになる。

【００２８】（処理１）の動作を図１を用いて説明す
る。まず、プログラムメモリ２１から第１の命令ｃｍｐ
が読み出され、命令デコーダ３に与えられる。命令ｃｍ
ｐはフラグＦの値に関係なく、２つのデータに対して減
算を行う。図１に示す信号処理装置では、減算は、一方
の入力をビット反転し、キャリー入力２９に１を与え、
演算器１で加算を行うことで実現される。従って、命令
ｃｍｐのｏｐフィールドには加算を示す値が設定され
る。ｃｎｔ０およびｃｎｔ１フィールドには、共に、０
００１１が設定される。ｒｓ１フィールドには１が、ｒ
ｓ２フィールドには２が設定されている。

【００２９】命令デコーダ３は命令ｃｍｐを解読し、レ
ジスタファイル２からレジスタｒ１およびレジスタｒ２
のデータの読みだしを指示する。ｏｐフィールドを解読
して、演算器１に対して加算を指示し、ｃｎｔ０および
ｃｎｔ１フィールドの値をそれぞれ、制御信号２２、２
３から制御選択回路６に与える。制御選択回路６は、フ
ラグ保持回路７に格納されているフラグＦが０の場合は
制御信号２２を、１の場合は制御信号２３を選択して出
力するが、ｃｎｔ０およびｃｎｔ１フィールドの値は同
じであるので、フラグ保持回路７に格納されている値に
関係なく同じ値０００１１が出力２８に出力される。選
択回路４は制御信号１３が００であるので、レジスタフ
ァイル２の出力２４、即ち、レジスタｒ１のデータを選
択して演算器１の入力１１へ与える。選択回路５は制御
信号１４が０１であるので、反転回路９の出力２７を選
択して演算器１の入力１２へ与える。反転回路９の出力
２７は、レジスタファイル２の出力２６、即ち、レジス
タｒ２のデータの反転データである。演算器１のキャリ
ー入力２９には値１が与えられる。演算器１は命令デコ
ーダ３からの演算制御信号３０に従って、入力１１、入
力１２、およびキャリー入力２９に対して加算、すなわ
ち、レジスタｒ１とレジスタｒ２のデータに対して減算
を行って、演算結果のデータ３１およびフラグ３２を出
力する。フラグ３２は命令デコーダからの制御に従っ
て、フラグ保持回路７に格納される。

【００３０】次に第２の命令がプログラムメモリ２１か
ら読み出されて命令デコーダ３へ与えられる。この命令
のｏｐフィールドには加算を示す値が設定されている。
ｃｎｔ０フィールドには００１００が、ｃｎｔ１フィー
ルドには１００００が設定されている。ｒｓ１フィール
ドには１が、ｒｓ２フィールドには２が、ｒｄフィール
ドには３が設定されている。命令デコーダ３はｒｓ１フ
ィールドおよびｒｓ２フィールドを用いて、レジスタフ
ァイル２からレジスタｒ１およびレジスタｒ２のデータ
を読み出し、それぞれ、出力２４および２６に出力す
る。また、命令デコーダ３はｏｐフィールドを解読し
て、演算器１に対して加算を指示し、ｃｎｔ０フィール
ドおよびｃｎｔ１フィールドの値をそれぞれ、制御信号
２２および２３に出力し制御選択回路６に与える。

【００３１】フラグ保持回路７に保持されているフラグ
Ｆの値が０の場合、制御選択回路６は制御信号２２の値
００１００を選択して出力２８に出力する。選択回路４
は、制御信号１３が００であるので、レジスタファイル
２の出力２４、すなわちレジスタｒ１のデータを選択し
て、演算器１の入力１１へ出力する。選択回路５は、制
御信号１４が１０であるので、定数０を選択して、演算
器１の入力１２に出力する。演算器１のキャリー入力２
９には０が与えられる。演算器１は、命令デコーダ３の
指示に従い、入力１１、１２およびキャリー入力２９に
対して加算を行い、演算結果３１とフラグ３２を出力す
る。すなわち、レジスタｒ１のデータＡが演算結果３１
として出力される。

【００３２】ラグ保持回路７に保持されているフラグＦ
の値が１の場合、制御選択回路６は制御信号２３の値１
００００を選択して出力２８に出力する。選択回路４
は、制御信号１３が１０であるので、定数０を選択し
て、演算器１の入力１１へ出力する。選択回路５は、制
御信号１４が００であるので、レジスタファイル２の出
力２６、すなわちレジスタｒ２のデータを選択して、演
算器１の入力１２に出力する。演算器１のキャリー入力
２９には０が与えられる。演算器１は、命令デコーダ３
の指示に従い、入力１１、１２およびキャリー入力２９
に対して加算を行い、演算結果３１とフラグ３２を出力
する。すなわち、レジスタｒ２のデータＢが演算結果３
１として出力される。

【００３３】命令デコーダ３は第２の命令のｒｄフィー
ルドの値に従い、演算結果３１のデータをレジスタファ
イルのレジスタｒ３（データＣ）に格納する。従って、
フラグＦが１の場合、つまり、Ａ≧Ｂの場合はＣにはデ
ータＡが、フラグＦが０の場合、つまり、Ａ＜Ｂの場合
はＣにはデータＢが格納されることになり、（処理１）
が実現される。

【００３４】次に、以下に示す処理を実行する場合を説
明する。（処理２）は、データＢが５以上であれば、ＣにＡ＋Ｂ
を代入し、さもなくば、ＣにＡ−Ｂを代入するという処
理である。この処理は次に示すようなプログラムで実現
できる。

【００３５】ｃｍｐｒ２，５Ｆ？ａｄｄｒ３，ｒ１，−ｒ２：ｒ３，ｒ１，ｒ
２ここで、ｒ１、ｒ２、ｒ３はそれぞれ、データＡ、Ｂ、
Ｃを格納するレジスタを示す。

【００３６】第１の命令ｃｍｐでは、レジスタｒ２に格
納されているデータＢから定数５を減算し、フラグＦを
出力し、フラグ保持回路７に格納する。第２の命令は、
フラグＦが１の場合、即ち、データＢが５以上の数の場
合は、レジスタｒ１のデータＡからレジスタｒ２のデー
タＢを減算し、Ｆが０の場合、即ち、データＢが５未満
の数の場合は、レジスタｒ１のデータＡにレジスタｒ２
のデータＢを加算し、レジスタｒ３（データＣ）へ演算
結果のデータを格納する。

【００３７】（処理２）の動作を図１を用いて説明す
る。プログラムメモリ２１から第１の命令ｃｍｐが読み
出され、命令デコーダ３に与えられる。命令ｃｍｐはフ
ラグＦの値に関係なく、レジスタｒ２の値から定数５を
減算する。定数５を減算するのは定数５の２の補数を加
算するのと同じである。従って、第１の命令ｃｍｐで
は、命令の即値フィールドｉｍｍには定数５の２の補数
が設定され、ｏｐフィールドには加算を示す値が設定さ
れる。ｃｎｔ０およびｃｎｔ１フィールドには、共に、
００１１０が設定される。ｒｓ１フィールドには２が設
定されている。

【００３８】命令デコーダは命令ｃｍｐをデコードし、
レジスタファイル２からレジスタｒ２のデータの読みだ
しを指示し、ｉｍｍフィールドに設定されている定数５
の２の補数を定数出力３３に出力する。ｏｐフィールド
を解読して、演算器１に対して加算を指示し、ｃｎｔ０
およびｃｎｔ１フィールドの値をそれぞれ、制御信号２
２、２３に出力し制御選択回路６に与える。ｃｎｔ０お
よびｃｎｔ１フィールドの値は同じであるので、フラグ
保持回路７に格納されている値に関係なく値００１１０
が出力２８に出力される。選択回路４は、制御信号１３
が００であるので、レジスタファイル２の出力２４、即
ち、レジスタｒ１のデータを選択して演算器１の入力１
１へ与える。選択回路５は、制御信号１４が１１である
ので、命令デコーダ３の定数出力３３を選択して演算器
１の入力１２へ与える。演算器１のキャリー入力２９に
は０が与えられる。演算器１は命令デコーダからの演算
制御信号３０に従って、入力１１、入力１２、およびキ
ャリー入力２９に対して加算、すなわち、レジスタｒ２
から定数５の減算、すなわちＢ−５を行って、演算結果
のデータ３１およびフラグ３２を出力する。フラグ３２
は命令デコーダ３からの制御に従って、フラグ保持回路
７に格納される。

【００３９】次に第２の命令がプログラムメモリ２１か
ら読み出されて命令デコーダ３へ与えられる。この命令
のｏｐフィールドには加算を示す値が設定されている。
ｃｎｔ０フィールドには０００００が、ｃｎｔ１フィー
ルドには０００１１が設定されている。ｒｓ１フィール
ドには１が、ｒｓ２フィールドには２が、ｒｄフィール
ドには３が設定されている。命令デコーダ３はｒｓ１フ
ィールドおよびｒｓ２フィールドを用いて、レジスタフ
ァイル２からレジスタｒ１およびレジスタｒ２のデータ
を読み出し、それぞれ、出力２４および２６に出力す
る。また、命令デコーダ３はｏｐフィールドを解読し
て、演算器１に対して加算を指示し、ｃｎｔ０フィール
ドおよびｃｎｔ１フィールドの値をそれぞれ、制御信号
２２および２３に出力し、制御選択回路６に与える。

【００４０】フラグ保持回路７に保持されているフラグ
Ｆの値が０の場合、制御選択回路６は制御信号２２を選
択して出力２８に出力する。選択回路４は、制御信号１
３が００であるので、レジスタファイル２の出力２４、
すなわちレジスタｒ１のデータを選択して、演算器１の
入力１１へ出力する。選択回路５は、制御信号１４が０
０であるので、レジスタファイル２の出力２６、すなわ
ちレジスタｒ２のデータを選択して、演算器１の入力１
２に出力する。演算器１のキャリー入力２９には、制御
選択回路６の出力２８の最下位ビット、この場合、０が
与えられる。演算器１は、命令デコーダ３の指示に従
い、入力１１、１２およびキャリー入力２９に対して加
算を行い、演算結果３１とフラグ３２を出力する。これ
により、レジスタｒ１のデータＡとレジスタｒ２のデー
タＢの加算結果が演算結果３１として出力される。

【００４１】フラグ保持回路７に保持されているフラグ
Ｆの値が１の場合、制御選択回路６は制御信号２３を選
択して出力２８に出力する。選択回路４は、制御信号１
３が００であるので、レジスタファイル２の出力２４を
選択して、演算器１の入力１１へ出力する。選択回路５
は、制御信号１４が０１であるので、反転回路９の出力
２７のデータを選択して、演算器１の入力１２に出力す
る。反転回路９の出力２７は、レジスタファイル２の出
力２６の反転データ、すなわちレジスタｒ２の反転デー
タである。演算器１のキャリー入力２９には１が与えら
れる。演算器１は、命令デコーダ３の指示に従い、入力
１１、１２およびキャリー入力２９に対して加算を行
い、演算結果３１とフラグ３２を出力する。これによ
り、Ａ−Ｂが演算結果３１として出力される。

【００４２】命令デコーダ３は命令のｒｄフィールドの
値に従い、演算結果３１のデータをレジスタファイルの
レジスタｒ３（データＣ）に格納する。従って、フラグ
Ｆが０の場合は、ＣにはＡ＋Ｂが、フラグＦが１の場合
はＣにはＡ−Ｂが格納されることになり、（処理２）が
実現される。

【００４３】以上のように、命令にフラグが０の場合の
演算の情報とフラグが１の場合の演算の情報を持たせ、
フラグ保持回路に格納されている値に応じて、２つの制
御信号のいずれかを選択する制御選択回路を備えること
により、条件付きで演算を変えて実行することができ
る。

【００４４】また、フラグの値に応じた制御情報のフィ
ールドが２つに別れているため、命令デコーダは容易に
制御信号を生成することができ、制御信号を生成するた
めの回路の規模を小さくし、生成に要する時間を短くす
ることができる。

【００４５】また、フラグに応じて処理を変えるための
制御選択回路も単に２つの入力から１つをフラグに応じ
て選択するだけなので、極めて簡単な回路で高速な処理
が実現できる。

【００４６】なお、この例では、条件付き演算命令で加
算を行う場合を示したが、加算以外の演算、例えば、論
理積や排他的論理和などに用いてもよい。

【００４７】また、本実施例では演算器が２つの入力デ
ータに対して演算を行う場合について述べたが、本発明
は演算器が３つ以上の入力データに対して演算を行う場
合に適用できる。

【００４８】また、演算器の複数の入力のうち一部だけ
に、制御選択回路の出力に従って入力を選択して出力す
る選択回路を接続し、他の入力にはフラグ信号とは関係
なく決定されたデータを与えるとしてもよい。

【００４９】また、本実施例では減算を行う場合に、反
転したデータを入力し、キャリー入力に１を与えて加算
しているが、演算器に減算の機能を設け、演算を指定す
ることで実現することもできる。この場合、フラグが０
の場合と１の場合の制御情報を示すフィールドに加算や
減算を指示する情報を入れ、フラグの値に応じて制御選
択回路によって選択する。例えば、フラグが１の場合に
加算を指定し、フラグが０の場合に減算を指定するとし
てもよい。図２に条件によって演算器の演算を変える信
号処理装置のブロック図を示す。この図では、ｃｎｔ
０、ｃｎｔ１フィールドに演算の種類を指定する情報が
含まれており、この情報をもとに制御信号２２、２３が
命令デコーダ３によって生成される。制御信号２２、２
３のいずれかが、フラグ保持回路７に保持されているフ
ラグに従って、制御選択回路６により選択され、演算の
種類を示す信号が演算制御信号３０に与えられ、演算器
１の演算を制御する。演算制御信号３０により減算を指
定することができるので、選択回路４および５からデー
タを反転した値を演算器１に与えなくても、図１に示す
信号処理装置と同様の条件付き演算を実行することがで
きる。

【００５０】また、命令のフォーマットにおいて、フラ
グが０の場合と１の場合の制御情報のフィールドを明確
に分離せずに、フラグが０の場合と１の場合の制御情報
をエンコードして１つのフィールドに設定してもよい。
例えば、このフィールドが１の場合は、フラグが０の
時、加算器は第１の入力を出力し、フラグが１の時、加
算器は第２の入力を出力するとし、このフィールドが２
の場合は、フラグが０の時、加算器は第１の入力と第２
の入力の加算を行い、フラグが１の時、加算器は第１の
入力から第２の入力を演算するとしてもよい。

【００５１】また、フラグ保持回路には、演算器のフラ
グ出力を格納するとしたが、レジスタファイルに格納さ
れているデータあるいは、信号処理装置の外部から入力
されるデータを格納するとしてもよい。

【００５２】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。

【００５３】図３は本発明の第２の実施例を示す信号処
理装置のブロック図である。図３において、図１と同一
の機能を有するものには同一の符号を付してその詳細な
説明を省略する。

【００５４】１０４、１０５、および１０６は制御選択
回路６が出力する制御信号２８に従って、複数の入力デ
ータのいずれか１つを選択して出力するデータ選択手段
としての選択回路、１０１は選択回路１０４、１０５、
１０６に接続され、選択回路１０４、１０５、１０６が
出力するデータに対して演算を行う演算手段としての加
算器、１０２は複数のデータを保持する第１のデータ保
持手段としてのデータ保持回路、１０３は加算器１０１
が出力する演算結果３１を格納して出力する第２のデー
タ保持手段としてのデータ保持回路、１１５、１１６、
１１７は入力データを反転して出力する反転手段として
の反転回路である。

【００５５】加算器１０１は、３つの入力１１１、１１
２、１１３のデータとキャリー入力１１８の値を加算
し、演算結果のデータ３１とフラグ３２を出力する。１
３７は選択回路であり、加算器１０１の演算結果３１か
データ保持回路１０２の出力１３６を選択して出力１３
５に出力する。

【００５６】１２１、１２２、１２３はシフタであり、
入力されたデータに対して、命令デコーダ３の指示に従
って、右（下位ビット方向）あるいは左（上位ビット方
向）に適当なビット数シフトする。選択回路１０７は、
命令デコーダ３の制御信号１３０に従って、シフタ１２
１の出力か反転回路１１５の出力のいずれかを選択し出
力する。選択回路１０８は、命令デコーダ３の制御信号
１３１に従って、シフタ１２２の出力か反転回路１１６
の出力か命令デコーダ３の定数出力１１４のいずれかを
選択して出力する。選択回路１１０は、命令デコーダ３
の制御信号１３２に従って、データ入力１２８をラッチ
１３８で一旦格納した値かデータ保持回路１０３の出力
を選択してシフタ１２３に出力する。選択回路１０９
は、制御信号１４４が０の場合シフタ１２３の出力を選
択し、１の場合反転回路１１７の出力を選択して出力す
る。選択回路１０４、１０５、１０６はそれぞれ、対応
する制御信号１４１、１４２、１４３が１の場合、選択
回路１０７、１０８、１０９の出力を選択し、０の場
合、定数０を選択して、加算器１０１の入力１１１、１
１２、１１３へ出力する。

【００５７】図３に示す信号処理装置では、シフタ１２
１、１２２と加算器１０１と累算用に用いるデータ保持
回路１０３によって積和演算を行うことができる。例え
ば、３つのデータＡ、Ｂ、Ｃに対して、Ａｘ（１／４）
＋ｂｘ（１／２）＋Ｃｘ（１／４）を行う場合、先ず、
データ保持回路１０２から２つのデータＡ，Ｂを選択し
て、ぞれぞれ、シフタ１２１、１２２に与える。シフタ
１２１はデータＡを右（下位ビット方向）に２ビットシ
フトし、選択回路１０７、１０４を介して、加算器１０
１の入力１１１に与える。シフタ１２２はデータＢを右
に１ビットシフトし、選択回路１０８、１０５を介し
て、加算器１０１の入力１１２に与える。加算器１０１
の入力１１３には選択回路１０６により０が与えられ
る。また、キャリー入力１１８にも０が与えられる。加
算器１０１は入力されたデータに対して加算を行い、演
算結果のデータ３１をデータ保持回路１０３に格納す
る。これにより、データ保持回路１０３にはＡｘ（１／
４）＋ｂｘ（１／２）が得られたことになる。次に、デ
ータ保持回路１０２はデータＣを選択してシフタ１２１
に与え、シフタ１２１はデータＣを右に２ビットシフト
して、選択回路１０７、１０４を介して、加算器１０１
の入力１１１に与える。データ保持回路１０３に格納さ
れているデータは選択回路１１０によって選択されシフ
タ１２３に与えられ、シフトされずにそのまま選択回路
１０９、１０６を介して加算器１０１の入力１１３に与
えられる。入力１１２には選択回路１０５により０が与
えられる。加算器１０１は与えられたデータに対して加
算を行い、演算結果３１を出力する。この演算結果はＡ
ｘ（１／４）＋Ｂｘ（１／２）＋Ｃｘ（１／４）とな
る。

【００５８】この信号処理装置を用いて、図１の信号処
理装置と同様に条件によって異なる処理を行う場合の動
作について説明する。

【００５９】図４に、図３に示す信号処理装置の命令の
フォーマットを示す。命令はいくつかのフィールドから
構成される。ｔｙｐｅフィールドは命令の種類を示すフ
ィールドであり、０および１の時は無条件演算命令、２
および３の時は条件付き演算命令を示す。また、ｔｙｐ
ｅフィールドが１および３の場合は、演算に定数を用い
る命令であることを示す。演算で用いる定数はｉｍｍフ
ィールドで与えられる。ａｄｄ、ａｄｄ０、ａｄｄ１フ
ィールドは加算器の３つの入力を制御するフィールド
で、入力にデータを与えるのか、あるいは０を与えるの
かを示す。これらのフィールドはそれぞれ３ビットから
なり、それぞれ１ビットが加算器のそれぞれの入力に対
応する。このビットが０の場合は定数０が入力に与えら
れ、１の場合はデータが与えられる。ａｄｄ０はフラグ
が０の時に使われる情報であり、ａｄｄ１はフラグが１
の時に使われる情報であり、ａｄｄはフラグの値とは関
係なく使われる情報である。ｐｉ、ｑｉ、ｒｉ、ｒｉ
０、ｒｉ１フィールドはそれぞれ、１ビットであり、加
算器の３つの入力に与えるデータを反転させるかどうか
を示すフィールドであり、このビットが０であれば、デ
ータを反転せずにそのまま加算器の入力に与え、１であ
ればデータを反転して加算器の入力に与える。ｐｉフィ
ールドは加算器１０１の入力１１１のデータに対応し、
ｑｉフィールドは入力１１２のデータに対応し、ｒｉ、
ｒｉ０、ｒｉ１フィールドは入力１１３のデータに対応
する。ｒｉ０はフラグが０の場合の制御情報であり、ｒ
ｉ１はフラグが１の場合の制御情報であり、ｐｉ、ｑ
ｉ、ｒｉフィールドはフラグの値とは関係なく使われる
情報である。

【００６０】命令デコーダ３は、ｐｉ、ｑｉフィールド
の値をそれぞれ、制御信号１３０、１３１に出力し、選
択回路１０７、１０８に与える。さらに、命令が無条件
演算命令の場合は、ａｄｄフィールドの値とｒｉフィー
ルドの値とキャリー入力値を連結した５ビットの信号を
制御信号２２と２３の両方に出力する。キャリー入力値
は減算を行う場合に１とする値であり、ｐｉ、ｑｉ、ｒ
ｉフィールドのいずれかが１の場合に１となる。命令が
条件付き演算命令の場合は、ａｄｄ０フィールドの値と
ｒｉ０フィールドの値とキャリー入力値を連結した５ビ
ットの信号を制御信号２２に出力し、ａｄｄ１フィール
ドの値とｒｉ１フィールドの値とキャリー入力値を連結
した４ビットの信号を制御信号２３に出力する。制御信
号２２に出力するキャリー入力値は、ｐｉ、ｑｉ、ｒｉ
０フィールドのいずれかが１の場合に１となり、制御信
号２３に出力するキャリー入力値は、ｐｉ、ｑｉ、ｒｉ
１フィールドのいずれかが１の場合に１となる。

【００６１】制御選択回路６の５ビットの出力２８は最
上位のビットから１ビットずつ、それぞれ、選択回路１
０４、１０５、１０６、１０９と加算器１０１のキャリ
ー入力１１８に与えられる。

【００６２】命令には、ここに示したフィールドの他
に、シフタ１２１、１２２、１２３でのシフトの量を示
すフィールドや、データ保持回路１０２から読み出すデ
ータを指定するフィールドや、データ保持回路１０３に
演算結果３１を格納するかどうかを指示するフィールド
などがあるが、ここでは、説明を簡単にするため省略す
る。

【００６３】例えば、次に示す処理について説明する。（処理３）は、２つのデータの差分をとって、その絶対
値を求めるという処理である。

【００６４】アの処理を以下に示す命令を用いて実行す
る。第１命令：Ｅ＝ｒ１−ｒ２第２命令：Ｅ＝Ｆ？Ｅ：（−Ｅ）ここで、ｒ１、ｒ２はそれぞれ、データＡ、Ｂを保持す
るデータ保持回路１０２の中のレジスタを示し、Ｅはデ
ータ保持回路１０３に格納されるデータを示す。

【００６５】まず、第１命令で、Ａ−Ｂを実行する。第
１命令の、ａｄｄフィールドは１１０であり、ｐｉ，ｑ
ｉ，ｒｉフィールドはそれぞれ、０、１、０であり、キ
ャリー入力は１である。この命令は無条件演算命令であ
るので、ａｄｄフィールドとｒｉフィールドとキャリー
入力を連結した値１１００１が制御信号２２および２３
に出力される。同じ値が制御信号２２および２３に与え
られるので、制御選択回路６の出力２８は、フラグ保持
回路７に格納されている値に関係なく値１１００１であ
る。命令デコーダ３の制御により、データ保持回路１０
２からレジスタｒ１のデータＡとレジスタｒ２のデータ
Ｂが読み出され、それぞれシフタ１２１、１２２に与え
られる。シフタ１２１および１２２は入力されたデータ
をシフトせず、そのまま出力する。選択回路１０４は制
御信号１４１が１であるので、選択回路１０７の出力を
選択して加算器１０１の入力１１１に出力する。選択回
路１０５は制御信号１４２が１であるので選択回路１０
８の出力を選択して加算器１０１の入力１１２に出力す
る。選択回路１０６は制御信号１４３が０であるので、
定数０を選択して加算器１０１の入力１１３に出力す
る。制御信号１３０、１３１には命令のｐｉ、ｑｉフィ
ールドの値すなわち、０、１が与えられ、選択回路１０
７はシフタ１２１の出力を、選択回路１０８は反転回路
１１６の出力を選択して出力する。これにより、加算器
１０１の入力１１１、１１２、１１３にはそれぞれ、デ
ータＡ、データＢの反転データ、定数０が与えられる。
さらに、キャリー入力１１８には１が与えられ、加算器
１０１が加算を行った結果のデータ３１およびフラグ３
２はＡ−Ｂの結果のデータおよびフラグとなる。演算結
果のデータ３１はデータ保持回路１０３に、フラグ３２
はフラグ保持回路７にそれぞれ格納される。

【００６６】次に、第２の命令を実行する。第２の命令
は条件付き演算命令であり、ａｄｄ０フィールドおよび
ａｄｄ１フィールドは共に００１である。ｐｉおよびｑ
ｉフィールドはそれぞれ、０、０であり、ｒｉ０および
ｒｉ１フィールドはそれぞれ１、０である。従って、命
令デコーダ３は制御信号２２に値００１１１を、制御信
号２３に値００１００を出力する。

【００６７】フラグ保持回路７に格納されているフラグ
Ｆが０の場合、制御選択回路６は制御信号２２を選択し
て出力２８に値００１１１を出力する。制御信号１４
１、１４２は共に０であるので選択回路１０４および１
０５は定数０を選択して加算器１０１の入力１１１、１
１２に出力する。制御信号１４３は１であるので選択回
路１０６は選択回路１０９の出力を選択して加算器１０
１の入力１１３に出力する。選択回路１１０はデータ保
持回路１０３の出力、すなわち、第１の命令の演算結果
Ａ−Ｂを出力する。制御信号１４４は１であるので、選
択回路１０９は反転回路１１７の出力を選択して出力す
るので、選択回路１０６を介して、加算器１０１の入力
１１３にはデータＡ−Ｂの反転データが与えられる。キ
ャリー入力１１８には１が与えられるので、加算器１０
１は０＋０−（Ａ−Ｂ）の演算を行い、−Ａ＋Ｂを演算
結果３１に出力する。

【００６８】フラグ保持回路７に格納されているフラグ
Ｆが１の場合、制御選択回路６は制御信号２３を選択し
て出力２８に値００１００を出力する。加算器１０１の
入力１１１、１１２には、フラグＦが０の場合と同様に
定数０が与えられる。制御信号１４３は１であるので選
択回路１０６は選択回路１０９の出力を選択して加算器
１０１の入力１１３に出力する。制御信号１４４は０で
あるので選択回路１０９はシフタ１２３の出力を選択し
て出力する。選択回路１１０は命令デコーダ３の制御に
よりデータ保持回路１０３の出力Ａ−Ｂの値を選択して
出力する。これにより、加算器１０１の入力１１１、１
１２、１１３にはそれぞれ、定数０、定数０、およびデ
ータＡ−Ｂが入力される。キャリー入力１１８には０が
与えられるので、加算器１０１は演算結果３１にＡ−Ｂ
を出力する。

【００６９】このようにして、フラグＦが１の場合、つ
まりＡ−Ｂが正の数または０の場合はＡ−Ｂを出力し、
フラグＦが０の場合、つまりＡ−Ｂが負の数の場合は−
Ａ＋Ｂを出力して、データ保持回路１０３に格納し、
（処理３）が実現されたことになる。

【００７０】次に、（処理１）において、データＢが定
数である場合の動作について説明する。

【００７１】この処理は次のような命令の組合わせで実
現できる。第１命令：Ｅ＝ｒ１−Ｂ第２命令：Ｅ＝Ｆ？Ｂ：ｒ１ここで、ｒ１はデータＡを保持するデータ保持回路１０
２の中のレジスタを示し、Ｅはデータ保持回路１０３に
格納されるデータを示す。Ｂは定数である。

【００７２】第１の命令は、レジスタｒ１のデータＡか
ら定数Ｂを引いて、結果のフラグを格納する。

【００７３】第１の命令は無条件演算命令であり、定数
Ｂを用いるのでｔｙｐｅフィールドは１であり、定数Ｂ
はｉｍｍフィールドより与えられる。この場合、ｉｍｍ
フィールドには定数Ｂの２の補数が設定される。ａｄｄ
フィールドは１１０であり、ｐｉ、ｑｉ、ｒｉフィール
ドはそれぞれ０、０、０である。命令デコーダ３は第１
の命令をデコードして、制御信号２３および２３共に、
１１０００を出力する。制御選択回路６はフラグ保持回
路７の値に関係なく、出力２８に１１０００を出力す
る。制御信号１４１には１が与えられるので、選択回路
１０４は選択回路１０７の出力を選択し、制御信号１４
２には１が与えられるので、選択回路１０５は選択回路
１０８の出力を選択し、制御信号１４３には０が与えら
れるので、選択回路１０６は定数０を選択し、制御信号
１４４には０が与えられるので選択回路１０９はシフタ
１２３の出力を選択して出力する。命令デコーダ３は命
令のｉｍｍフィールドに設定されている定数Ｂの２の補
数を定数出力１１４に出力する。命令デコーダ３の制御
に従って、選択回路１０７はシフタ１２１の出力を、選
択回路１０８は定数出力１１４を選択して出力する。従
って、加算器１０１の入力１１１、１１２、１１３には
それぞれ、レジスタｒ１のデータＡ、定数Ｂの２の補
数、定数０が与えられ、キャリー入力１１８には０が与
えられるので、演算結果３１にはＡ−Ｂの結果のデータ
が出力され、そのフラグがフラグ出力３２に出力され
る。フラグ出力３２の値は、命令デコーダ３の制御に従
って、フラグ保持回路７に格納される。

【００７４】第２の命令は、フラグＦの値に応じて演算
が異なる条件付き演算命令であり、定数Ｂを用いるの
で、ｔｙｐｅフィールドは３である。フラグＦが１の場
合は、定数Ｂをデータ保持回路１０３に格納し、フラグ
Ｆが０の場合は、レジスタｒ１のデータＡをデータ保持
回路１０３に格納する。

【００７５】第２の命令のａｄｄ０およびａｄｄ１フィ
ールドはそれぞれ、１００および０１０であり、ｐｉ、
ｑｉフィールドは０、０で、ｒｉ０、ｒｉ１フィールド
は０、０である。ｉｍｍフィールドには定数Ｂが設定さ
れている。

【００７６】命令デコーダ３の制御により、データ保持
回路１０２よりデータＡが読み出され、シフタ１２１へ
与えられる。この場合、シフト量は０であるのでシフタ
１２１はデータＡをそのまま選択回路１０７に出力す
る。定数出力１１４には、ｉｍｍフィールドに設定され
ている定数Ｂが出力される。選択回路１０８は定数出力
１１４の値、すなわち定数Ｂを選択して出力する。命令
デコーダ３は第２の命令を解読し、制御信号２２および
２３にそれぞれ、１００００および０１０００を出力す
る。

【００７７】フラグ保持回路７に格納されているフラグ
Ｆが０の場合、制御選択回路６は制御信号２２の値１０
０００を出力２８に出力する。制御信号１４１には１が
与えられるので選択回路１０４は選択回路１０７の出力
を選択する。制御信号１４２、１４３には０が与えられ
るので選択回路１０５、１０６は定数０を選択する。選
択回路１０７は命令デコーダ３の制御により、シフタ１
２１の出力を選択して出力する。従って、加算器１０１
の入力１１１、１１２、１１３にはそれぞれ、データ
Ａ、定数０、および定数０が与えられ、キャリー入力１
１８には０が与えられるので、加算器１０１はＡ＋０＋
０、すなわちＡを演算結果３１に出力する。演算結果３
１に出力されたデータＡは、データ保持回路１０３に格
納される。

【００７８】フラグＦが１の場合、制御回路６は制御信
号２３の値０１０００を出力２８に出力する。制御信号
１４１および１４３は０なので、選択回路１０４および
１０６は定数０を選択して出力する。制御信号１４２は
１なので、選択回路１０５は選択回路１０８の出力、す
なわち定数Ｂを選択して出力する。従って、加算器１０
１の入力１１１、１１２、１１３にはそれぞれ、定数
０、定数Ｂ、および定数０が与えられ、キャリー入力１
１８には０が与えられるので、加算器１０１は０＋Ｂ＋
０、すなわちＢを演算結果３１に出力する。演算結果３
１に出力されたデータＢは、データ保持回路１０３に格
納される。

【００７９】これにより、（処理１）でＢが定数の場合
の処理が実行されたことになる。制御選択回路６はフラ
グ保持回路７に格納されているフラグによって、制御信
号２２あるいは２３のいずれかを選択するだけなので、
回路構成は簡素で遅延時間を小さくすることができる。

【００８０】なお、フラグ保持回路７には複数のフラグ
を保持し、そのいずれかを用いて、制御選択回路６は制
御信号２２あるいあ２３のいずれかを選択するとしても
よい。

【００８１】本実施例では、加算器１０１のフラグ出力
は演算結果が負の数かどうかを示す信号としたが、演算
結果がオーバーフローしたかどうか、値０かどうか、最
上位ビットからの桁あげが起こったかどうかなどを示す
１つあるいは複数の信号でもよい。さらに、制御選択回
路６はフラグ保持回路７に格納された複数のフラグの組
合わせにしたがって制御信号２２あるいは２３のいずれ
かを選択するとしてもよい。

【００８２】本実施例では、加算器の３つの入力のうち
１つのデータに対して減算を行う場合に、そのデータを
反転して、キャリー入力に１を与えて加算するようにし
ているが、２つ以上のデータに対して減算ができるよう
にキャリー入力のビット数を２ビット以上にしてもよ
い。

【００８３】また、本発明は、加算器が２つの入力デー
タ、あるいは４つ以上の入力データに対して演算を行う
場合にも適用できる。

【００８４】また、本実施例におけるシフタあるいは選
択回路のうちいくつかを省略し、加算器の入力の一部に
のみ、フラグによってデータが切り替わる機能をもたせ
るとしてもよい。

【００８５】以上のように、命令にフラグが０の場合の
演算の情報とフラグが１の場合の演算の情報を持たせ、
フラグ保持回路に格納されている値に応じて、２つの制
御信号のいずれかを選択する制御選択回路を備えること
により、条件付きで演算を変えて実行することが可能に
なる。

【００８６】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。

【００８７】図５は本発明の第３の実施例を示す図であ
り、２つの信号処理装置を接続した構成を示す図であ
る。

【００８８】図５において、１００ａおよび１００ｂは
図３における信号処理装置であり、信号処理装置１００
ａの出力１３５、３２、３１がそれぞれ、信号処理装置
１００ｂの入力１２９、１３６、１２８に接続されてい
る。

【００８９】直列に接続した２つの信号処理装置１００
ａ、１００ｂを用いて、前段の信号処理装置１００ａで
行われた演算の結果のフラグの用いて、次段の信号処理
装置１００ｂで条件付き演算命令を実行することができ
る。

【００９０】例えば、２つの信号処理装置１００ａ、１
００ｂを用いて除算を行う場合について説明する。

【００９１】以下に、Ａ÷Ｂを行う場合の各サイクルの
処理を示す。（信号処理装置１００ａ）（信号処理装置１００ｂ）サイクル１Ｅ＝Ａ−Ｂサイクル２Ｅ＝Ｆ？Ｅx２−Ｂ：Ｅx２＋ＢＥ＝ＰＦ？１：０サイクル３Ｅ＝Ｆ？Ｅx２−Ｂ：Ｅx２＋ＢＥ＝ＰＦ？Ｅx２＋１：Ｅx２＋０サイクル４Ｅ＝Ｆ？Ｅx２−Ｂ：Ｅx２＋ＢＥ＝ＰＦ？Ｅx２＋１：Ｅx２＋０サイクル５Ｅ＝ＰＦ？Ｅx２＋１：Ｅx２＋０ここで、ＰＦとは前段の信号処理装置１００ａの演算結
果のフラグを示す。

【００９２】この処理において、被除数Ａは信号処理装
置１００ａのデータ入力１２８から与えられ、除数Ｂは
信号処理装置１００ａのデータ入力１２９から与えられ
データ保持回路１０２に保持されるとする。

【００９３】信号処理装置１００ａでは、サイクル１で
データＡが入力１２８からラッチ１３８、選択回路１１
０、シフタ１２３、選択回路１０９、１０６を介して加
算器１０１の入力１１３に与えられる。データＢはデー
タ保持回路１０２から読み出され、シフタ１２１から反
転回路１１５に与えられ、反転された後、選択回路１０
７、１０４を介して加算器１０１の入力１１１に与えら
れる。入力１１２には選択回路１０５によって定数０が
与えられ、キャリー入力１１８には１が与えられる。加
算器１０１によって加算が行われ、結果のデータＡ−Ｂ
が演算結果３１に出力され、データ保持回路１０３に格
納される。同時に、演算結果のフラグ３２がフラグ保持
回路７に格納される。

【００９４】サイクル２では、フラグ保持回路７に格納
されたフラグＦが１の場合、データ保持回路１０３に格
納されているデータＥを２倍、すわなち、左へ１ビット
シフトして、データＢを減算する。フラグＦが０の場
合、データＥの２倍にデータＢを加算する。この時、デ
ータＢはデータ保持回路１０２から読み出され、２つの
シフタ１２１、１２２に与えられ、選択回路１０７はシ
フタの出力を選択し、選択回路１０８はシフタ１２２の
出力を反転した反転回路１１６の出力を選択して出力す
る。フラグＦが０の場合は選択回路１０４がデータＢを
加算器１０１の入力１１１に、選択回路１０５は定数０
を入力１１２に与え、フラグＦが１の場合は、選択回路
１０４は定数０を入力１１１に、選択回路１０５はデー
タＢの反転を入力１１２に与える。キャリー入力１１８
には、フラグＦが１の場合は１が、フラグＦが０の場合
は０が与えられる。入力１１３にはフラグＦに関係なく
データＥの２倍が与えられる。

【００９５】猿Z結果のデータをデータ保持回路１０３
に、演算結果のフラグをフラグ保持回路７にそれぞれ格
納する。サイクル３およびサイクル４は、サイクル２と
同じ演算を繰り返す。サイクル２、３、４の命令は条件
付き演算命令であり、命令のａｄｄ１フィールドは１０
１、ａｄｄ０フィールドは０１１、ｐｉおよびｑｉフィ
ールドは０および１、ｒｉ０、ｒｉ１フィールドは共に
０であり、命令デコーダ３は制御信号２２、２３にそれ
ぞれ０１１０１、１０１００を出力する。

【００９６】サイクル１、２、３、４のそれぞれの演算
で得られた結果のフラグは除算Ａ÷Ｂの商の各ビットで
ある。この各１ビットのフラグを用いて、次段の信号処
理装置１００ｂで４ビットの商を組み立てる。信号処理
装置１００ａのサイクル１の演算で得られたフラグ３２
は、信号処理装置１００ｂのフラグ入力１３６から入力
され、サイクル２でフラグ保持回路７に取り込まれて、
制御選択回路６による制御信号２２、２３の選択に用い
られる。信号処理装置１００ｂの命令の記述でＰＦと
は、前段の信号処理装置のフラグを示す。信号処理装置
１００ｂでは、サイクル２に、前段の信号処理装置１０
０ａのサイクル１の演算結果のフラグが１であれば１
を、フラグが０であれば０をデータ保持回路１０３に格
納する。この命令も条件付き演算命令であり、ａｄｄ１
フィールドは０１０、ａｄｄ０フィールドは０００、ｐ
ｉ、ｑｉ、ｒｉ０、ｒｉ１フィールドは全て０で、制御
信号２２、２３にそれぞれ０１０００、０００００を出
力する。フラグＦが１の場合、定数出力１１４に出力さ
れた値１が加算器１０１の入力１１３に与えられ、演算
結果３１に１が出力される。フラグＦが０の場合は、加
算器１０１の入力１１１、１１２、１１３には全て０が
与えられるので、演算結果３１には０が出力される。演
算結果３１はデータ保持回路１０３に格納される。

【００９７】サイクル３、４、５でも同様に演算が行わ
れるが、この場合、データ保持回路１０３に格納された
データＥを左に１ビットシフトした値が加算される。

【００９８】これにより、信号処理装置１００ａで４回
の演算で得られたフラグを用いて、次段の信号処理装置
１００ｂで４ビットの商が得られる。例えば、データＡ
が４でデータＢが３である場合、信号処理装置１００ｂ
のデータ保持回路１０３には１０１０が得られる。な
お、この４ビットのデータの最上位ビットは整数１桁目
であり、以下は少数部である。

【００９９】このように、信号処理装置を連結し、他の
信号処理装置が出力するフラグを用いて条件付き演算命
令を行うこともできる。

【０１００】また、条件付き分岐命令を使わないため、
条件によって演算結果が得られるタイミングが変わるこ
とがなく、その結果を用いて処理を行う信号処理装置の
制御が容易である。

【０１０１】

【発明の効果】以上のように本発明は、条件によって異
なる処理を条件付き分岐命令を用いずに行うことができ
るため、処理に要するサイクル数を少なくでき、極めて
有用である。

【０１０２】また、処理を指示する命令の数を少なくす
ることができ、命令の格納するプログラムメモリの面積
を小さくすることができる。

【０１０３】さらに、それぞれの条件に対応する２つの
制御信号をフラグで選択することで、処理を切り替える
回路規模を小さくし、動作速度を速くし、また、さまざ
まな処理に柔軟に対応することができる。

【０１０４】さらに、条件によって演算結果が得られる
タイミングが変わらないので、その結果を用いる装置の
制御を容易にすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における信号処理装置の
ブロック図

【図２】本発明の第１の実施例において、条件によって
演算の種類を変える信号処理装置のブロック図

【図３】本発明の第２の実施例における信号処理装置の
ブロック図

【図４】本発明の第２の実施例における命令のフォーマ
ットを示す図

【図５】本発明の第３の実施例において、２つの信号処
理装置を接続した構成を示す図

【符号の説明】

１演算器２レジスタファイル３命令デコーダ４，５，１０４，１０５，１０６，１０７，１０８，１
０９，１１０選択回路６制御選択回路７フラグ保持回路８，９，１１５，１１６，１１７反転回路２１プログラムメモリ１０２，１０３データ保持回路１２１，１２２，１２３シフタ２２，２３，２８，１３，１４，１４１，１４２，１４
３制御信号２０命令３１演算結果３２フラグ

Claims

【特許請求の範囲】

【請求項１】命令を解読し、第１の制御信号と第２の制
御信号を出力する命令解読手段と、フラグ信号に従って、前記第１の制御信号と前記第２の
制御信号のいずれかを選択して出力する制御信号選択手
段と、前記制御信号選択手段が出力する制御信号に従って、複
数の入力データのいずれか１つを選択して出力するデー
タ選択手段と、前記データ選択手段が出力するデータを入力の一つとし
て演算を行う演算手段と、を備えたことを特徴とする信
号処理装置。
【請求項２】命令を解読し、第１の制御信号と第２の制
御信号を出力する命令解読手段と、フラグ信号に従って、前記第１の制御信号と前記第２の
制御信号のいずれかを選択して出力する制御信号選択手
段と、前記制御信号選択手段が出力する制御信号に従って、複
数の入力データのいずれか１つを選択して出力する複数
のデータ選択手段と、前記複数のデータ選択手段が出力するデータを入力とし
て演算を行う演算手段と、を備えたことを特徴とする信
号処理装置。
【請求項３】請求項１あるいは請求項２記載の信号処理
装置において、前記データ選択手段の複数の入力データのうち１つには
定数０が入力されることを特徴とする信号処理装置。
【請求項４】請求項１あるいは請求項２記載の信号処理
装置において、入力データを反転して出力する反転手段を少なくとも１
つ備え、前記データ選択手段の複数の入力のうちのいずれかに前
記反転手段の出力が接続され、前記第１および第２の制御信号には前記演算手段のキャ
リー入力情報が含まれ、前記演算手段は前記制御信号選択手段の出力の中のキャ
リー入力情報を用いて演算を行うことを特徴とする信号
処理装置。
【請求項５】請求項１あるいは請求項２記載の信号処理
装置において、前記演算手段の演算結果フラグを格納し、前記フラグ信
号として前記制御選択手段に出力するフラグ保持手段を
備えたことを特徴とする信号処理装置。
【請求項６】請求項５記載の信号処理装置において、前記演算手段の演算結果フラグは、前記演算手段の演算
結果が負の数であるかどうかを示すフラグであることを
特徴とする信号処理装置。
【請求項７】請求項５記載の信号処理装置において、前記フラグ保持手段は複数の演算結果フラグを格納し、
前記複数の演算結果フラグの１つを選択して前記フラグ
信号として前記制御信号選択手段へ出力することを特徴
とする信号処理装置。
【請求項８】請求項１あるいは請求項２記載の信号処理
装置において、前記演算手段の演算結果フラグと入力フラグを入力と
し、前記演算結果フラグと前記入力フラグを選択して格
納し、前記フラグ信号として前記制御選択手段に出力す
るフラグ保持手段を備えたことを特徴とする信号処理装
置。
【請求項９】請求項１あるいは請求項２記載の信号処理
装置において、前記命令は、前記フラグ信号が示す２つの条件に対する
動作の制御を示す第１の制御フィールドと第２の制御フ
ィールドを含み、前記命令解読手段は、前記命令の前記第１および第２の
制御フィールドを用いて前記第１および第２の制御信号
を生成することを特徴とする信号処理装置。
【請求項１０】命令を解読し、第１の制御信号と第２の
制御信号を出力する命令解読手段と、前記命令解読手段に接続され、フラグ信号に従って、前
記第１の制御信号と前記第２の制御信号のいずれかを選
択して出力する制御信号選択手段と、前記制御信号選択手段が出力する制御信号に従って、複
数の演算入力データに対して演算を行う演算手段と、を
備えたことを特徴とする信号処理装置。
【請求項１１】請求項１０記載の信号処理装置におい
て、前記制御信号選択手段が出力する制御信号に従って、複
数の入力データのいずれか１つを選択して出力する少な
くとも１つのデータ選択手段を備え、前記少なくとも１つのデータ選択手段の出力が前記演算
手段の演算入力データに与えられることを特徴とする信
号処理装置。
【請求項１２】請求項１０記載の信号処理装置におい
て、前記命令は、前記フラグ信号が示す２つの条件に対する
動作の制御を示す第１の制御フィールドと第２の制御フ
ィールドを含み、前記命令解読手段は、前記命令の前記第１および第２の
制御フィールドを用いて前記第１および第２の制御信号
を生成することを特徴とする信号処理装置。
【請求項１３】命令を解読し、第１の制御信号と第２の
制御信号を出力する命令解読手段と、前記命令解読手段に接続され、フラグ信号に従って、前
記第１の制御信号と前記第２の制御信号のいずれかを選
択して出力する制御信号選択手段と、複数のデータを保持する第１のデータ保持手段と、前記第１のデータ保持手段に接続され、前記第１のデー
タ保持手段に格納されたデータをシフトして出力する少
なくとも１つのシフタと、前記シフタの出力と定数０を入力とし、前記制御信号選
択手段が出力する制御信号に従って、前記入力データを
選択して出力する少なくとも１つのデータ選択手段と、前記少なくとも１つのデータ選択手段が出力するデータ
を入力とし演算を行う演算手段と、を備えたことを特徴
とする信号処理装置。
【請求項１４】請求項１３記載の信号処理装置におい
て、前記演算手段が出力する演算結果データを格納して出力
する第２のデータ保持手段を備え、前記第２のデータ保持手段の出力が直接あるいは前記少
なくとも１つのデータ選択手段の１つを介して前記演算
手段の入力の１つに与えられることを特徴とする信号処
理装置。
【請求項１５】請求項１４記載の信号処理装置におい
て、前記第２のデータ保持手段はデータをシフトして出力す
ることを特徴とする信号処理装置。
【請求項１６】請求項１３記載の信号処理装置におい
て、入力データを反転して出力する反転手段を少なくとも１
つ備え、前記データ選択手段の複数の入力のうちのいずれかに前
記反転手段の出力が接続され、前記第１および第２の制御信号には前記演算手段のキャ
リー入力情報が含まれ、前記演算手段は前記制御信号選択手段の出力の中のキャ
リー入力情報を用いて演算を行うことを特徴とする信号
処理装置。
【請求項１７】請求項１３記載の信号処理装置におい
て、前記演算手段の演算結果フラグと入力フラグを入力と
し、前記演算結果フラグと前記入力フラグを選択して格
納し、前記フラグ信号として前記制御選択手段に出力す
るフラグ保持手段を備えたことを特徴とする信号処理装
置。
【請求項１８】請求項８あるいは請求項１７記載の信号
処理装置を１つの信号処理要素とし、第１の前記信号処理要素と第２の前記信号処理要素を備
え、前記第２の信号処理要素の入力フラグに前記第１の信号
処理要素の演算手段の演算結果フラグが与えられること
を特徴とする信号処理装置。