JPH0683618A - フラグ制御回路 - Google Patents
フラグ制御回路Info
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- JPH0683618A JPH0683618A JP4230818A JP23081892A JPH0683618A JP H0683618 A JPH0683618 A JP H0683618A JP 4230818 A JP4230818 A JP 4230818A JP 23081892 A JP23081892 A JP 23081892A JP H0683618 A JPH0683618 A JP H0683618A
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- JP
- Japan
- Prior art keywords
- zero flag
- circuit
- flag
- alu
- latch circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、演算装置（ＡＬＵ）のフラグ制御
回路に関し、ゼロフラグを設定するための処理速度の速
い簡単なフラグ制御回路を提供することを目的とする。 【構成】 演算装置と、該演算装置にて演算可能なデー
タのビット長に等しいビット長を持つレジスタと、ビッ
ト長を拡張させるための上位桁拡張用レジスタとを備
え、前記演算装置にて演算可能なデータのビット長以上
の演算を行うシングルチップ・マイクロコンピュータに
おけるフラグ制御回路において、前記演算装置の下位演
算結果のゼロフラグの状態を保持する第１のゼロフラグ
ラッチ回路（１０３）と、前記演算装置の上位演算結果
のゼロフラグの状態を保持する第２のゼロフラグラッチ
回路（１０２）と、前記第１及び前記第２のゼロフラグ
ラッチ回路の出力の論理積を計算するＡＮＤ回路（１０
７）とを備えて構成する。
回路に関し、ゼロフラグを設定するための処理速度の速
い簡単なフラグ制御回路を提供することを目的とする。 【構成】 演算装置と、該演算装置にて演算可能なデー
タのビット長に等しいビット長を持つレジスタと、ビッ
ト長を拡張させるための上位桁拡張用レジスタとを備
え、前記演算装置にて演算可能なデータのビット長以上
の演算を行うシングルチップ・マイクロコンピュータに
おけるフラグ制御回路において、前記演算装置の下位演
算結果のゼロフラグの状態を保持する第１のゼロフラグ
ラッチ回路（１０３）と、前記演算装置の上位演算結果
のゼロフラグの状態を保持する第２のゼロフラグラッチ
回路（１０２）と、前記第１及び前記第２のゼロフラグ
ラッチ回路の出力の論理積を計算するＡＮＤ回路（１０
７）とを備えて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
におけるフラグ制御回路に関する。
におけるフラグ制御回路に関する。
【０００２】
【従来の技術】近年、シングルチップ・マイクロコンピ
ュータはさまざまな分野に普及し、その機能に関しても
より高性能のものが要求されている。従来の８ビット長
でメモリ空間が６４Ｋバイト程度のマイクロコンピュー
タでは、プログラムメモリの容量は十分とはいえず、こ
れを解決するために、アドレス・バスを拡張するなどし
てメモリ空間の拡張を行っている。演算装置（以下、Ａ
ＬＵ）にて演算可能なデータのビット長が１６ビットで
上位拡張用レジスタが８ビットの場合、上位拡張アドレ
スを連結して２４ビットの演算を行おうとすると、下位
１６ビットの演算を先に行って、その後に上位８ビット
の演算を行うこととなる。すなわち、２回に分けて演算
を行うこととなる。
ュータはさまざまな分野に普及し、その機能に関しても
より高性能のものが要求されている。従来の８ビット長
でメモリ空間が６４Ｋバイト程度のマイクロコンピュー
タでは、プログラムメモリの容量は十分とはいえず、こ
れを解決するために、アドレス・バスを拡張するなどし
てメモリ空間の拡張を行っている。演算装置（以下、Ａ
ＬＵ）にて演算可能なデータのビット長が１６ビットで
上位拡張用レジスタが８ビットの場合、上位拡張アドレ
スを連結して２４ビットの演算を行おうとすると、下位
１６ビットの演算を先に行って、その後に上位８ビット
の演算を行うこととなる。すなわち、２回に分けて演算
を行うこととなる。
【０００３】このような機能を有するシングルチップ・
マイクロコンピュータはマイクロプログラム方式による
制御が一般的であり、マイクロプログラム方式は、マイ
クロプログラム制御用のマイクロプログラムＲＯＭと、
マイクロプログラム・シーケンサおよび実行ユニットと
から構成される。実行ユニットはＡＬＵおよびレジスタ
から構成される。
マイクロコンピュータはマイクロプログラム方式による
制御が一般的であり、マイクロプログラム方式は、マイ
クロプログラム制御用のマイクロプログラムＲＯＭと、
マイクロプログラム・シーケンサおよび実行ユニットと
から構成される。実行ユニットはＡＬＵおよびレジスタ
から構成される。
【０００４】このようなマイクロプログラム方式におい
て、ＡＬＵにて演算可能なデータのビット長以上の演
算、つまり１６ビット以上の演算を行う場合には、ま
ず、下位１６ビットの演算を行い、その演算結果のフラ
グの状態をシーケンサに取り込み、その状態を判断して
マイクロプログラム分岐をするようになっている。つま
り、ゼロフラグが立っているか、いないかによって、飛
び先が異なる。次に、残りの上位８ビットの演算を行
い、同様の判断を行って、最終的に、上位と下位の２４
ビットすべてのビットが０であるかを判断して、最終的
にゼロフラグを出力している。このようにゼロフラグ
は、すべてのビットが０である場合にセットされる。
て、ＡＬＵにて演算可能なデータのビット長以上の演
算、つまり１６ビット以上の演算を行う場合には、ま
ず、下位１６ビットの演算を行い、その演算結果のフラ
グの状態をシーケンサに取り込み、その状態を判断して
マイクロプログラム分岐をするようになっている。つま
り、ゼロフラグが立っているか、いないかによって、飛
び先が異なる。次に、残りの上位８ビットの演算を行
い、同様の判断を行って、最終的に、上位と下位の２４
ビットすべてのビットが０であるかを判断して、最終的
にゼロフラグを出力している。このようにゼロフラグ
は、すべてのビットが０である場合にセットされる。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のマイクロプログラム方式によるフラグ制御回路では、
２４ビット同志の演算を行おうとしたとき、マイクロプ
ログラムによって、つまりソフトウェアによってフラグ
の状態をチェックして分岐を行わなければならない。こ
のため、マイクロプログラムのステップ数が増加し、マ
イクロプログラム制御が複雑となり、処理のクロック数
が増加し、２４ビット長にした利点が減じられてしま
う。
のマイクロプログラム方式によるフラグ制御回路では、
２４ビット同志の演算を行おうとしたとき、マイクロプ
ログラムによって、つまりソフトウェアによってフラグ
の状態をチェックして分岐を行わなければならない。こ
のため、マイクロプログラムのステップ数が増加し、マ
イクロプログラム制御が複雑となり、処理のクロック数
が増加し、２４ビット長にした利点が減じられてしま
う。
【０００６】本発明は、従来のようなソフトウェアによ
らない、ゼロフラグをセットするための処理速度の速い
簡単なフラグ制御回路を提供することを目的とする。
らない、ゼロフラグをセットするための処理速度の速い
簡単なフラグ制御回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、演算装
置と、該演算装置にて演算可能なデータのビット長に等
しいビット長を持つレジスタと、ビット長を拡張させる
ための上位桁拡張用レジスタとを備え、前記演算装置に
て演算可能なデータのビット長以上の演算を行うシング
ルチップ・マイクロコンピュータにおけるフラグ制御回
路において、前記演算装置の下位演算結果のゼロフラグ
の状態を保持する第１のゼロフラグラッチ回路（１０
３、１０３´）と、前記演算装置の上位演算結果のゼロ
フラグの状態を保持する第２のゼロフラグラッチ回路
（１０２）と、前記第１及び前記第２のゼロフラグラッ
チ回路の出力の論理積を計算するＡＮＤ回路（１０７）
とを備えたことを特徴とするフラグ制御回路が得られ
る。
置と、該演算装置にて演算可能なデータのビット長に等
しいビット長を持つレジスタと、ビット長を拡張させる
ための上位桁拡張用レジスタとを備え、前記演算装置に
て演算可能なデータのビット長以上の演算を行うシング
ルチップ・マイクロコンピュータにおけるフラグ制御回
路において、前記演算装置の下位演算結果のゼロフラグ
の状態を保持する第１のゼロフラグラッチ回路（１０
３、１０３´）と、前記演算装置の上位演算結果のゼロ
フラグの状態を保持する第２のゼロフラグラッチ回路
（１０２）と、前記第１及び前記第２のゼロフラグラッ
チ回路の出力の論理積を計算するＡＮＤ回路（１０７）
とを備えたことを特徴とするフラグ制御回路が得られ
る。
【０００８】
【作用】下位の演算結果のゼロフラグの状態が第１のゼ
ロフラグラッチ回路に保持され、上位の演算結果のゼロ
フラグの状態が第２のゼロフラグラッチ回路に保持さ
れ、その論理積を計算することによって、最終的なゼロ
フラグをマイクロプログラムによらずに設定することが
できる。
ロフラグラッチ回路に保持され、上位の演算結果のゼロ
フラグの状態が第２のゼロフラグラッチ回路に保持さ
れ、その論理積を計算することによって、最終的なゼロ
フラグをマイクロプログラムによらずに設定することが
できる。
【０００９】
【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【００１０】図１は本発明によるフラグ制御回路の構成
を示すブロック図である。図において、ＡＬＵからの演
算の結果のゼロフラグの状態を表すゼロフラグ信号１０
１がゼロフラグラッチ回路１０２および補助ゼロフラグ
ラッチ回路１０３に入力される。ゼロフラグラッチ回路
１０２の出力はＡＮＤ回路１０７の一方の入力および切
換回路１０４の一方の入力に接続される。補助ゼロフラ
グラッチ回路１０３の出力はＡＮＤ回路１０７のもう一
方の入力に接続され、ＡＮＤ回路１０７の出力は切換回
路１０４のもう一方の入力に接続される。ラッチ制御信
号１０５が、補助ゼロフラグラッチ回路１０３と、イン
バータ１０８を介してゼロフラグラッチ回路１０２とに
提供され、このラッチ制御信号１０５がローレベルのと
きにゼロフラグ信号１０１がラッチ回路１０２に、ラッ
チ制御信号１０５がハイレベルのときにゼロフラグ信号
１０１がラッチ回路１０３にラッチされる。また、出力
制御信号１０６が切換回路１０４に提供され、出力制御
信号がハイレベルのときにＡＮＤ回路１０７の出力が選
択され、ロウレベルのときにゼロフラグラッチ回路１０
２の出力が選択されて出力信号として出力される。
を示すブロック図である。図において、ＡＬＵからの演
算の結果のゼロフラグの状態を表すゼロフラグ信号１０
１がゼロフラグラッチ回路１０２および補助ゼロフラグ
ラッチ回路１０３に入力される。ゼロフラグラッチ回路
１０２の出力はＡＮＤ回路１０７の一方の入力および切
換回路１０４の一方の入力に接続される。補助ゼロフラ
グラッチ回路１０３の出力はＡＮＤ回路１０７のもう一
方の入力に接続され、ＡＮＤ回路１０７の出力は切換回
路１０４のもう一方の入力に接続される。ラッチ制御信
号１０５が、補助ゼロフラグラッチ回路１０３と、イン
バータ１０８を介してゼロフラグラッチ回路１０２とに
提供され、このラッチ制御信号１０５がローレベルのと
きにゼロフラグ信号１０１がラッチ回路１０２に、ラッ
チ制御信号１０５がハイレベルのときにゼロフラグ信号
１０１がラッチ回路１０３にラッチされる。また、出力
制御信号１０６が切換回路１０４に提供され、出力制御
信号がハイレベルのときにＡＮＤ回路１０７の出力が選
択され、ロウレベルのときにゼロフラグラッチ回路１０
２の出力が選択されて出力信号として出力される。
【００１１】ここで、まず通常の１６ビット幅の演算を
考える。この場合は、ラッチ制御信号１０５をロウレベ
ルに保持することによって、ＡＬＵからのゼロフラグ信
号１０１がゼロフラグラッチ回路１０２にラッチされ
る。そして、切換回路１０４は出力制御信号１０６をロ
ウレベルに保持することによってゼロフラグラッチ回路
１０２の出力が選択されてゼロフラグ信号として出力さ
れる。
考える。この場合は、ラッチ制御信号１０５をロウレベ
ルに保持することによって、ＡＬＵからのゼロフラグ信
号１０１がゼロフラグラッチ回路１０２にラッチされ
る。そして、切換回路１０４は出力制御信号１０６をロ
ウレベルに保持することによってゼロフラグラッチ回路
１０２の出力が選択されてゼロフラグ信号として出力さ
れる。
【００１２】つぎに、２４ビットの演算、つまりＡＬＵ
にて演算可能なデータのビット長以上のデータの演算を
行う場合を考える。まず、ＡＬＵによって下位１６ビッ
ト同志の演算が行われ、その演算結果のゼロフラグ信号
１０１が入力される。このときラッチ制御信号１０５が
ハイレベルに保持されることによってゼロフラグ信号１
０１は補助ゼロフラグラッチ回路１０３にラッチされ
る。つぎに、ＡＬＵにおいて上位８ビットの演算が行わ
れ、その演算結果のゼロフラグ信号１０１が入力され
る。このときラッチ制御信号１０５がロウレベルに保持
されることによってゼロフラグ信号１０１はゼロフラグ
ラッチ回路１０２にラッチされる。最初に計算された下
位１６ビットの演算結果のゼロフラグと上位８ビットの
演算結果のゼロフラグ、すなわち、ゼロフラグラッチ回
路１０２と補助ゼロフラグラッチ回路１０３からの出力
信号がＡＮＤ回路１０７でＡＮＤされ、出力制御信号１
０６がハイレベルに保持されることによって、このＡＮ
Ｄ回路１０７からの出力が最終的なゼロフラグ信号とし
て切換回路１０４から出力される。
にて演算可能なデータのビット長以上のデータの演算を
行う場合を考える。まず、ＡＬＵによって下位１６ビッ
ト同志の演算が行われ、その演算結果のゼロフラグ信号
１０１が入力される。このときラッチ制御信号１０５が
ハイレベルに保持されることによってゼロフラグ信号１
０１は補助ゼロフラグラッチ回路１０３にラッチされ
る。つぎに、ＡＬＵにおいて上位８ビットの演算が行わ
れ、その演算結果のゼロフラグ信号１０１が入力され
る。このときラッチ制御信号１０５がロウレベルに保持
されることによってゼロフラグ信号１０１はゼロフラグ
ラッチ回路１０２にラッチされる。最初に計算された下
位１６ビットの演算結果のゼロフラグと上位８ビットの
演算結果のゼロフラグ、すなわち、ゼロフラグラッチ回
路１０２と補助ゼロフラグラッチ回路１０３からの出力
信号がＡＮＤ回路１０７でＡＮＤされ、出力制御信号１
０６がハイレベルに保持されることによって、このＡＮ
Ｄ回路１０７からの出力が最終的なゼロフラグ信号とし
て切換回路１０４から出力される。
【００１３】上述したフラグ制御回路では、切換回路１
０４を用いて出力信号を選択する方法であったが、この
切換回路１０４を取り除いた実施例を以下に説明する。
０４を用いて出力信号を選択する方法であったが、この
切換回路１０４を取り除いた実施例を以下に説明する。
【００１４】図２は図１の切換回路１０４を取り除いた
フラグ制御回路の構成を示すブロック図である。補助ゼ
ロフラグラッチ回路１０３にはリセット信号２０４が提
供され、補助ゼロフラグラッチ回路１０３´は、リセッ
ト信号２０４がハイレベルのときはハイレベル状態の信
号を出力し、リセット信号２０４がロウレベルのときは
図１の補助ゼロフラグラッチ回路１０３と同様のラッチ
回路として動作する。
フラグ制御回路の構成を示すブロック図である。補助ゼ
ロフラグラッチ回路１０３にはリセット信号２０４が提
供され、補助ゼロフラグラッチ回路１０３´は、リセッ
ト信号２０４がハイレベルのときはハイレベル状態の信
号を出力し、リセット信号２０４がロウレベルのときは
図１の補助ゼロフラグラッチ回路１０３と同様のラッチ
回路として動作する。
【００１５】ここで、まず通常の１６ビット長の演算を
考える。この場合は、ラッチ制御信号１０５がロウレベ
ルに保持され、ＡＬＵからのゼロフラグ信号１０１がゼ
ロフラグラッチ回路１０２にラッチされる。リセット信
号２０４をハイレベルに保持することにより補助ゼロフ
ラグラッチ回路１０３´からハイレベルの信号が出力さ
れる。ＡＮＤ回路１０７において、ゼロフラグラッチ回
路１０２の出力と補助ゼロフラグラッチ回路１０３´の
出力がＡＮＤされてゼロフラグラッチ回路１０２の出力
がそのまま選択されゼロフラグ信号として出力される。
考える。この場合は、ラッチ制御信号１０５がロウレベ
ルに保持され、ＡＬＵからのゼロフラグ信号１０１がゼ
ロフラグラッチ回路１０２にラッチされる。リセット信
号２０４をハイレベルに保持することにより補助ゼロフ
ラグラッチ回路１０３´からハイレベルの信号が出力さ
れる。ＡＮＤ回路１０７において、ゼロフラグラッチ回
路１０２の出力と補助ゼロフラグラッチ回路１０３´の
出力がＡＮＤされてゼロフラグラッチ回路１０２の出力
がそのまま選択されゼロフラグ信号として出力される。
【００１６】つぎに、２４ビットの演算、つまりＡＬＵ
のビット長以上の演算を行う場合を考える。まず、ＡＬ
Ｕによって下位１６ビットの演算が行われ、その演算結
果のゼロフラグ信号１０１が入力される。このときラッ
チ制御信号１０５がハイレベルに保持され、かつリセッ
ト信号２０４がローレベルに保持されることによって、
ゼロフラグ信号１０１が補助ゼロフラグラッチ回路１０
３´にラッチされる。つぎに、ＡＬＵにおいて上位８ビ
ットの演算が行われ、その演算結果のゼロフラグ信号１
０１が入力される。このときラッチ制御信号１０５がロ
ウレベルに保持され、かつ，リセット信号２０４がロー
レベルに保持されることによって、ゼロフラグ信号１０
１がゼロフラグラッチ回路１０２にラッチされる。最初
に計算された下位１６ビットの演算結果のゼロフラグと
上位８ビットの演算結果のゼロフラグ、すなわち、ゼロ
フラグラッチ回路１０２と補助ゼロフラグラッチ回路１
０３´からの出力信号がＡＮＤ回路１０７でＡＮＤさ
れ、このＡＮＤ回路１０７からの出力が最終的なゼロフ
ラグ信号として出力される。
のビット長以上の演算を行う場合を考える。まず、ＡＬ
Ｕによって下位１６ビットの演算が行われ、その演算結
果のゼロフラグ信号１０１が入力される。このときラッ
チ制御信号１０５がハイレベルに保持され、かつリセッ
ト信号２０４がローレベルに保持されることによって、
ゼロフラグ信号１０１が補助ゼロフラグラッチ回路１０
３´にラッチされる。つぎに、ＡＬＵにおいて上位８ビ
ットの演算が行われ、その演算結果のゼロフラグ信号１
０１が入力される。このときラッチ制御信号１０５がロ
ウレベルに保持され、かつ，リセット信号２０４がロー
レベルに保持されることによって、ゼロフラグ信号１０
１がゼロフラグラッチ回路１０２にラッチされる。最初
に計算された下位１６ビットの演算結果のゼロフラグと
上位８ビットの演算結果のゼロフラグ、すなわち、ゼロ
フラグラッチ回路１０２と補助ゼロフラグラッチ回路１
０３´からの出力信号がＡＮＤ回路１０７でＡＮＤさ
れ、このＡＮＤ回路１０７からの出力が最終的なゼロフ
ラグ信号として出力される。
【００１７】
【発明の効果】以上説明したように、本発明によるフラ
グ制御回路によれば、マイクロプログラムによるゼロフ
ラグの判定を行わずに済むので、命令実行クロック吸う
数を削減することができ、ゼロフラグのセットのための
命令実行時間を減少させることができ、簡単な回路でゼ
ロフラグ設定処理のオーバヘッドを低減することができ
る。
グ制御回路によれば、マイクロプログラムによるゼロフ
ラグの判定を行わずに済むので、命令実行クロック吸う
数を削減することができ、ゼロフラグのセットのための
命令実行時間を減少させることができ、簡単な回路でゼ
ロフラグ設定処理のオーバヘッドを低減することができ
る。
【図１】本発明によるフラグ制御回路の構成のブロック
図。
図。
【図２】本発明によるもう１つのフラグ制御回路の構成
のブロック図。
のブロック図。
１０１ ＡＬＵからのゼロフラグ信号 １０２ ゼロフラグラッチ回路 １０３、１０３´ 補助ゼロフラグラッチ回路 １０４ 切換回路 １０５ ラッチ制御信号 １０６ 出力制御信号 １０７ ＡＮＤ回路 １０８ インバータ ２０４ リセット信号
Claims (1)
- 【請求項１】 演算装置と、該演算装置にて演算可能な
データのビット長に等しいビット長を持つレジスタと、
ビット長を拡張させるための上位桁拡張用レジスタとを
備え、前記演算装置にて演算可能なデータのビット長以
上の演算を行うマイクロコンピュータにおけるフラグ制
御回路において、前記演算装置の下位演算結果のゼロフ
ラグの状態を保持する第１のゼロフラグラッチ回路（１
０３、１０３´）と、前記演算装置の上位演算結果のゼ
ロフラグの状態を保持する第２のゼロフラグラッチ回路
（１０２）と、前記第１及び前記第２のゼロフラグラッ
チ回路の出力の論理積を計算するＡＮＤ回路（１０７）
とを備えたことを特徴とするフラグ制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230818A JPH0683618A (ja) | 1992-08-31 | 1992-08-31 | フラグ制御回路 |
| US08/113,799 US5534799A (en) | 1992-08-31 | 1993-08-30 | Compact flag control circuit capable of producing a zero flag in a short time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230818A JPH0683618A (ja) | 1992-08-31 | 1992-08-31 | フラグ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683618A true JPH0683618A (ja) | 1994-03-25 |
Family
ID=16913763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230818A Pending JPH0683618A (ja) | 1992-08-31 | 1992-08-31 | フラグ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5534799A (ja) |
| JP (1) | JPH0683618A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002274A (en) * | 1995-09-29 | 1999-12-14 | Dallas Semiconductor | Oversampled state machine for jitter tolerant pulse detection |
| JPH1063500A (ja) * | 1996-08-23 | 1998-03-06 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
| US6968545B1 (en) * | 2000-09-11 | 2005-11-22 | Agilent Technologies, Inc. | Method and apparatus for no-latency conditional branching |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314164A (en) * | 1979-11-05 | 1982-02-02 | Gte Automatic Electric Labs Inc. | Computer channel access circuit for multiple input-output devices |
| US5142677A (en) * | 1989-05-04 | 1992-08-25 | Texas Instruments Incorporated | Context switching devices, systems and methods |
| JPH0810428B2 (ja) * | 1988-12-26 | 1996-01-31 | 三菱電機株式会社 | データ処理装置 |
| JPH0520887A (ja) * | 1990-11-21 | 1993-01-29 | Nippon Steel Corp | シフト回路及びシフトレジスタ |
| US5282210A (en) * | 1992-06-01 | 1994-01-25 | International Business Machines Corporation | Time-division-multiplexed data transmission system |
-
1992
- 1992-08-31 JP JP4230818A patent/JPH0683618A/ja active Pending
-
1993
- 1993-08-30 US US08/113,799 patent/US5534799A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5534799A (en) | 1996-07-09 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980722 |