JPH11120115A - Pciバスの割り込みステアリング回路 - Google Patents

Pciバスの割り込みステアリング回路

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JPH11120115A
JPH11120115A JP9286911A JP28691197A JPH11120115A JP H11120115 A JPH11120115 A JP H11120115A JP 9286911 A JP9286911 A JP 9286911A JP 28691197 A JP28691197 A JP 28691197A JP H11120115 A JPH11120115 A JP H11120115A
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Abstract

(57)【要約】 【課題】 PCIバスを使用したコンピュータシステム
の割り込み処理を高速化する。 【解決手段】 制御部80は、不揮発性メモリを内蔵
し、このメモリから出力により、セレクタ91、92、
93、94が各々、アドレス/データ(AD)バス30
の中の1ビットを選択し、拡張スロット1、2、3、4
に供給する。これらの動作により、拡張スロット1、
2、3、4に搭載されたデバイスのデバイス番号を、不
揮発性メモリに設定された値に応じて、変更可能とす
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ペリフェラル コ
ンポーネント インターコネクト(PCI)バスの割り
込みステアリング回路に関し、特に、割り込み処理を迅
速に実行させるPCIバスの割り込みステアリング回路
に関する。
【0002】
【従来の技術】PCIバスでは、アドレス/データバス
AD(31:0)の内の1ビットを、イニシャライゼー
ション デバイス セレクト(IDSEL)信号として
マザーボード上で結線することにより、拡張スロット等
のデバイスのデバイス番号が決定される。このため、こ
の結線を変更しない限り、デバイスのデバイス番号を変
更することはできない。
【0003】他方、PCIバスでは、図4及び図5に示
すように、INTa010,INTb011,INTc
012,INTd013の4本の 割り込み信号があ
る。PCIバス上の各デバイス(各々、拡張スロット
1、2、3、4に実装されている)は、与えられたデバ
イス番号により、これら4つの割り込み信号の中でどの
割り込み信号を使用するかが一義的に決められている。
これら割り込み信号は、図4及び図5に示されるよう
に、割り込み信号線20、21、22、23に出力され
る。なお、図5では、PCIバスの制御バスの図示は、
省略されている。
【0004】
【発明が解決しようとする課題】PCIバスでは割り込
み信号は4本しかないため、割り込みを使用するデバイ
スが5つ以上の場合には、割り込み信号をレベル(Lo
wアクティブのレベル信号として)で共有使用すること
になる。
【0005】PCIバスでは、マザーボード上の配線に
より、PCIバスに接続されているデバイスのデバイス
番号が決定される。したがって、PCIバスでは、デバ
イスのマザーボードへの実装位置により、同一の割り込
み信号をレベルシェアリングするデバイスが一義的に決
定される。
【0006】この場合、レベルシェアされた2つ以上の
デバイスからの割り込みが1つの割り込み信号で処理さ
れるため、割り込み処理を高速に行うことを期待して設
計されているデバイスによっては、所望の高速動作が行
われないことがある。
【0007】また、割り込み要求を頻繁に発生させる複
数のデバイスが1つの割り込み信号をレベル・シェアリ
ングして使用している場合に、割り込み処理が迅速に行
われない事がある。例えば、割り込み要求を頻繁に行う
4つのデバイスが1つの割り込み信号をシェアリングし
ている場合を考えてみる。この場合には、任意の1つの
デバイスが割り込み要求を発生すると、ソフトウェア
は、4つのどのデバイスが割り込み要求しているのかを
判定し、しかる後に、割り込みを要求しているデバイス
に対して処理を行う事になる。したがって、1つの割り
込み信号をシェアリングしているデバイスの数が多くな
ると、この判定に要する処理時間が増加する。この判定
のための処理時間増加は、割り込み処理の迅速化を妨げ
る。
【0008】また、つぎのような例を考えてみると、P
CIで規定されている4つの割り込み信号を上手く利用
できない事があることがわかる。例えば、PCIバス上
に割り込みを使用する4つのボードが実装される場合に
は、4つのボードのデバイスが、1つの割り込み信号を
使用する場合より、4つの割り込み信号を使用する方が
割り込み信号を効率良く使用できる。また、8つのボー
ドが実装される場合に、4つの割り込み信号を効率良く
使用するには、割り込み要求を頻繁に発生するボード
と、頻繁には発生しないボードを割り込みシェアリング
して、2つのボードで1つの割り込み信号を使用するの
が効率が良い。
【0009】しかしながら、PCIバスでは、デバイス
のマザーボード上の実装位置で使用する割り込み信号が
決定されるため、ボード毎の割り込み要求の頻度を考慮
して、割り込み信号のレベルシェアリングするボードの
グループを決定して、この2つの例のような、好ましい
動作を行うことはできない。
【0010】
【課題を解決するため手段】そこで、本発明では、PC
Iバス上に複数のデバイスが実装されている場合にソフ
トウェアによりボードの動作状況、及び、その性能や、
デバイスドライバがレベルシェア割り込みに対応してい
るかを前もって解析した結果に応じて、デバイスのマザ
ーボードへの実装後であっても、各デバイスのデバイス
番号と、使用する割り込み信号をソフトウェアにて設定
出することを可能としている。
【0011】本発明の一態様によれば、ペリフェラル
コンポーネント インターコネクト(PCI)バスにn
個の拡張スロットが実装されたコンピュータシステムの
割り込みステアリング回路であり、イニシャライゼーシ
ョンデバイスセレクト(IDSEL)信号の選択情報が
前もって格納された不揮発性メモリであり、前記コンピ
ュータシステムのソフトウェアにより書換可能な不揮発
性メモリを有し、n個のセレクタを備え、これらセレク
タの各々は、前記選択情報に基づいて、前記PCIバス
のアドレス/データバスの中の1ビット選択し、前記n
個の拡張スロットの各々に供給することを特徴とする割
り込みステアリング回路が提供される。
【0012】本発明は、高速なセレクタ回路を使用して
デバイス番号及び、使用する割り込み信号を選択出来る
ようにしている。デバイス番号の情報は、不揮発性メモ
リに貯えられる。リセット動作後に不揮発性メモリから
読み出され、その情報に従ってデバイス番号が設定され
る。
【0013】不揮発性メモリは、ソフトウェアによりP
CIバスを経由して書き換え可能である。よって、ソフ
トウェアにより、PCIバス上のデバイスのデバイス番
号を変更可能である。
【0014】PCIバスでは、デバイス番号と使用する
割り込みに密接な関係があり、デバイス番号毎に 使用
する割り込み信号が規定される。よって、デバイス番号
を変更すれば、使用する割り込み信号の変更が可能とな
る。このようにする事で、従来の配線によりデバイス番
号が決定されるのとは異なり、柔軟にデバイスと番号と
使用する割り込みを変更出来る事から、PCIバスの4
本の割り込み信号を効率良く使用できる。
【0015】
【発明の実施の形態】PCI拡張スロットが4つの場合
の実施形態について説明する。なお、PCI拡張スロッ
トの代わりにデバイスICが接続される場合も同様であ
る為、ここではPCI拡張スロットを用いる場合につい
てのみ説明する。
【0016】図2に示されるように、本発明の実施形態
は、拡張スロット1〜4と、制御部80とIDSELセ
レクタ91〜94と、PCIバス99から構成される。
制御部80は、PCIバス99と接続されており、PC
Iのターゲットデバイスとして動作し、PCIバス99
上の他のバスマスターデバイスからのアクセスを受け付
ける。
【0017】拡張スロット1は、INTa010,IN
Tb011、INTc012,INTd013の4種の
信号を出力する。同様に拡張スロット2〜4も、各々異
なったINTa010,INTb011,INTc01
2,INTd013を出力する。よって、合計16種の
割り込み信号が制御部80に入力されうる。
【0018】PCIバス99のアドレス/データバスで
あるAD(31:0)30は、IDSELマルチプレク
サ91〜94に接続されている。制御部80は、IDS
EL選択信号41〜44を出力し、IDSELセレクタ
91〜94の選択信号として使用される。
【0019】IDSELセレクタ91〜94は、IDS
EL選択信号41〜44に従い、AD(31:0)30
の内の1ビットを選択し、拡張スロット1〜4に対し
て、4本のIDSEL31〜34を各々供給する。
【0020】図3は、制御部80の内部構成を示す図で
ある。
【0021】制御部80は、PCII/F81と、メモ
リ制御部82と、不揮発メモリ83、割り込みステアリ
ング部84とで構成される。
【0022】メモリ制御部82は、リセット動作が終了
した地点で、不揮発性メモリ83からデータを読み出
し、そのデータを貯え、IDSEL選択信号41〜44
を生成出力する。
【0023】割り込みステアリング部84は、拡張スロ
ット1〜4からのINTa0〜INTd010〜13を
IDSEL選択信号41〜44に従い、デコード処理を
行い、INTa020〜INTd023を、PCIバス
99に出力する。
【0024】PCIーインターフェース(I/F)81
は、PCIバス99に接続され、PCIスレーブとして
動作する為のI/Fである。PCIーI/F81は、P
CIバス99上のバスマスターデバイスからのサイクル
を受け、メモリ制御部82を介して、不揮発性メモリ8
3のデータを更新する。
【0025】PCIバス99上の図示していないバスマ
スターデバイスは、PCIーI/F81を通じてメモリ
制御部82を介して不揮発性メモリ83に設定情報を設
定する。
【0026】この不揮発性メモリの設定情報は、拡張ス
ロット1〜4のデバイス番号を決定するのに使用され
る。不揮発メモリに設定後、装置のリセット動作を行う
(リセット信号は図示されていないが装置全体をリセッ
トする)。
【0027】リセット後、メモリ制御部82は、自動的
に不揮発性メモリ83の設定情報を読み出し、次にリセ
ット動作が発生するまで、内部に蓄積する。メモリ制御
部82に蓄積したデータは、IDSEL選択信号41〜
44として、出力される。IDSEL選択信号41〜4
4は、図2のIDSELセレクタ91〜94に入力され
る。
【0028】IDSELセレクタ91は、PCIバス9
9の信号のアドレス/データバスである AD(31:
0)30の内1ビットをIDSEL選択信号41に従っ
て選択し、IDSEL31として出力する。PCIバス
のAD(11)をIDSEL31として選択した場合、
拡張スロット1のデバイス番号は0となる。同様に、P
CIバスのAD(12)を選択した場合は、拡張スロッ
ト1のデバイス番号は1、AD(13)を選択した場合
は、デバイス番号は2、AD(31)を選択した場合は
デバイス番号は19となる。これにより、拡張スロット
1のデバイス番号が決定される。
【0029】同様に拡張スロット2〜4のデバイス番号
も決定される。
【0030】図4に示したように、拡張スロット1〜4
に搭載されたデバイスは、セレクタ91、92、93、
94の出力信号により設定された各デバイス番号によ
り、使用する割り込み信号INTa0〜INTd0が決
められる。
【0031】各デバイスから出力された、INTa0〜
INTd010〜13は、割り込みステアリング部84
に入力される。割り込みステアリング部は、IDSEL
選択信号41〜44を基に、図4に示した処理を行い、
PCIバス99への割り込み信号INTa0〜INTd
020〜23を生成する。
【0032】図4をも参照して、デバイス番号と割り込
み信号INTa0〜INTd0の生成を方法を、もう少
し詳しく、説明する。
【0033】IDSEL選択信号41により、拡張スロ
ット1のデバイス番号が5である場合には、図5で形態
2に属するため、拡張スロット1から出力された、IN
Ta010は、INTb021に変換される。同様に、
INTb011はINTc022へ、INTc012は
INTd023へ、INTd013はINTa020
に、各々変換される。
【0034】同様に、拡張スロット2〜4のデバイス
も、デバイス番号に従い、INTa0〜INTd020
〜23に変換される。
【0035】INTa0〜INTb0は、ロウアクティ
ブ信号なので、拡張スロット1〜4からのINTa0〜
INTd010〜13が、INTa0〜INTd020
〜23に変換される際には、論理積(AND)処理され
る。
【0036】次に、本発明の第2の実施形態につき、図
3を参照して説明する。この実施形態は、拡張スロット
1〜3については、第1の実施形態と同様であるので、
この部分に関する重複した説明は行わない。
【0037】この第2の実施形態では、PCIーtoー
PCI Bridge 100が使用され、PCIバス
99とPCIバス98とが接続されている。PCIバス
98には、拡張スロット4〜6が接続されている。制御
部80は、実施例1の制御部(図3)をスロット数だけ
拡張した形となる。
【0038】ここで、第2の実施形態では、PCI t
o PCI Bridge 100が存在するため、P
CI to PCI Bridge100のデバイス番
号が変化すると、PCIバス98のデバイスの割り込み
のステアリング先が変わる。例えば、PCI to P
CI Bridge 100のデバイス番号が3(形態
4)の場合に、拡張スロット5のデバイス番号が2(形
態3)の場合は、図4の形態3による変換後、形態4の
変換を行うことになるため、INTa0はINTb0
に、INTb0はINTc0、INTc0はINTd
0、INTdはINTa0にそれぞれ、ステアリング変
換される。
【0039】また、第2の実施形態では、図2に示した
第1の実施形態の割り込みステアリング部84が拡張さ
れた形となり、PCIーtoーPCI Bridgeの
段数分、図4の変換を行う機能をもつ。これにより、多
段のPCIバスにも適用できる。
【0040】
【発明の効果】以上のべたとおり、本発明は、 (1)ソフトウェアにより、PCIバス上のデバイス
(拡張スロット)のデバイス番号を変更可能になる。 (2)デバイス番号の変更と共に、デバイス(拡張スロ
ット)の使用する割り込み信号を変更できる。 の効果を奏することができるので、PCIバスにおける
割り込み処理をより迅速化できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す図である。
【図2】図1の制御部の内部構成を示す図である。
【図3】本発明の第2の実施形態を示す図である。
【図4】PCIのデバイス番号と割り込みステアリング
との関係を示す図である。
【図5】PCIバスを使用する従来技術を示す図であ
る。
【符号の説明】
10 スロットからの割り込み信号INTa0 11 スロットからの割り込み信号INTb0 12 スロットからの割り込み信号INTc0 13 スロットからの割り込み信号INTd0 20 PCIバスへのINTa0 21 PCIバスへのINTb0 22 PCIバスへのINTc0 23 PCIバスへのINTd0 30 AD(31:0) 31 拡張スロット1へのIDSEL信号 32 拡張スロット2へのIDSEL信号 33 拡張スロット3へのIDSEL信号 34 拡張スロット4へのIDSEL信号 35 拡張スロット5へのIDSEL信号 36 拡張スロット6へのIDSEL信号 37 PCI to PCIブリッジ用のIDSEL信
号 41 拡張スロット1用のIDSEL選択信号 42 拡張スロット2用のIDSEL選択信号 43 拡張スロット3用のIDSEL選択信号 44 拡張スロット4用のIDSEL選択信号 45 拡張スロット6用のIDSEL選択信号 46 拡張スロット7用のIDSEL選択信号 47 PCI to PCIブリッジ用のIDSEL
選択信号 80 制御部 81 PCIーインターフェース(I/F) 82 メモリ制御部 83 不揮発性メモリ部 84 割り込みステアリング部 91 拡張スロット1用のIDSELセレクタ 92 拡張スロット2用のIDSELセレクタ 93 拡張スロット3用のIDSELセレクタ 94 拡張スロット4用のIDSELセレクタ 95 拡張スロット5用のIDSELセレクタ 96 拡張スロット6用のIDSELセレクタ 97 PCI to PCIブリッジ用のIDSELセ
レクタ 98 第二次 PCIバス 99 第一次 PCIバス 100 PCI to PCI Bridge

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 ペリフェラル コンポーネント インタ
    ーコネクト(PCI)バスにn個の拡張スロットが実装
    されたコンピュータシステムの割り込みステアリング回
    路であり、 イニシャライゼーションデバイスセレクト(IDSE
    L)信号の選択情報が前もって格納された不揮発性メモ
    リであり、前記コンピュータシステムのソフトウェアに
    より書換可能な不揮発性メモリを有し、 n個のセレクタを備え、これらセレクタの各々は、前記
    選択情報に基づいて、前記PCIバスのアドレス/デー
    タバスの中の1ビット選択し、前記n個の拡張スロット
    の各々に供給することを特徴とする割り込みステアリン
    グ回路。
  2. 【請求項2】 前記PCIバスと他のPCIバスとを接
    続するPCI−PCIインタフェースが前記PCIバス
    に接続されていることを特徴とする請求項1に割り込み
    ステアリング回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006139474A (ja) * 2004-11-11 2006-06-01 Mitsubishi Electric Corp バス転送装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636916B1 (en) * 2000-02-14 2003-10-21 Hewlett-Packard Development Company, L.P. Assigning PCI device interrupts in a computer system
US7103696B2 (en) * 2001-04-04 2006-09-05 Adaptec, Inc. Circuit and method for hiding peer devices in a computer bus
JP3707410B2 (ja) * 2001-09-17 2005-10-19 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ装置、拡張デバイスの管理方法、コンピュータプログラム
US7096298B2 (en) * 2003-02-11 2006-08-22 02Micro International Limited Reduced cardbus controller
US20050080961A1 (en) * 2003-10-09 2005-04-14 Bedwell Ryan D. Communication steering for use in a multi-master shared resource system
US20100088446A1 (en) * 2008-10-06 2010-04-08 Texas Instruments Incorporated Prioritizing interrupt controller
CN112711549B (zh) * 2021-01-15 2023-08-01 飞腾信息技术有限公司 中断请求信号转换系统和方法、计算装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243058A (ja) * 1986-04-15 1987-10-23 Fanuc Ltd マルチプロセツサシステムの割込制御方法
US4933846A (en) * 1987-04-24 1990-06-12 Network Systems Corporation Network communications adapter with dual interleaved memory banks servicing multiple processors
JPH03288943A (ja) * 1990-04-05 1991-12-19 Mitsubishi Electric Corp 割込み応答時間計測方法
US5473757A (en) * 1992-12-11 1995-12-05 Ge Fanuc Automation North America, Inc. I/O controller using single data lines for slot enable/interrupt signals and specific circuit for distinguishing between the signals thereof
US5673400A (en) * 1995-06-06 1997-09-30 National Semiconductor Corporation Method and apparatus for identifying and controlling a target peripheral device in a multiple bus system
JPH0916406A (ja) * 1995-06-27 1997-01-17 Toshiba Corp コンピュータシステム
JP3531368B2 (ja) * 1995-07-06 2004-05-31 株式会社日立製作所 コンピュータシステム及びバス間制御回路
US5764996A (en) * 1995-11-27 1998-06-09 Digital Equipment Corporation Method and apparatus for optimizing PCI interrupt binding and associated latency in extended/bridged PCI busses

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006139474A (ja) * 2004-11-11 2006-06-01 Mitsubishi Electric Corp バス転送装置

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