JP2003085128A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003085128A JP2003085128A JP2001278603A JP2001278603A JP2003085128A JP 2003085128 A JP2003085128 A JP 2003085128A JP 2001278603 A JP2001278603 A JP 2001278603A JP 2001278603 A JP2001278603 A JP 2001278603A JP 2003085128 A JP2003085128 A JP 2003085128A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- control unit
- transfer
- buses
- functional blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】本発明は、アドレスバス及びデータバスを介し
て機能ブロックの制御を効率的に実行することが可能な
半導体装置を提供することを目的とする。 【解決手段】半導体装置は、複数の機能ブロックと、複
数の機能ブロックに接続される別々の複数のバスと、複
数の機能ブロックに接続される別々の複数の制御信号線
と、メインバスと、メインバスに接続されるバス制御部
と、複数のバスとメインバスの間に設けられバス制御部
からメインバスへ送出される情報をデコードした結果に
基づいて複数のバスの１つをメインバスに接続すると共
に複数の制御信号線の対応する制御信号線に制御信号を
送出することで複数の機能ブロックの対応する１つを制
御するバス分割制御部を含む。
て機能ブロックの制御を効率的に実行することが可能な
半導体装置を提供することを目的とする。 【解決手段】半導体装置は、複数の機能ブロックと、複
数の機能ブロックに接続される別々の複数のバスと、複
数の機能ブロックに接続される別々の複数の制御信号線
と、メインバスと、メインバスに接続されるバス制御部
と、複数のバスとメインバスの間に設けられバス制御部
からメインバスへ送出される情報をデコードした結果に
基づいて複数のバスの１つをメインバスに接続すると共
に複数の制御信号線の対応する制御信号線に制御信号を
送出することで複数の機能ブロックの対応する１つを制
御するバス分割制御部を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体装置
に関し、詳しくは複数の機能ブロックとそれに接続され
るアドレスバス及びデータバスを有する半導体装置に関
する。
に関し、詳しくは複数の機能ブロックとそれに接続され
るアドレスバス及びデータバスを有する半導体装置に関
する。
【０００２】
【従来の技術】電子機器が多機能化するに伴って、電子
機器内部で用いられる半導体装置には、多様な機能と拡
張性とが求められるようになっている。これを実現する
ために、半導体装置内でバス上に多数の機能ブロックを
接続し、バスを介して各機能ブロックの制御を行う構成
が用いられる。
機器内部で用いられる半導体装置には、多様な機能と拡
張性とが求められるようになっている。これを実現する
ために、半導体装置内でバス上に多数の機能ブロックを
接続し、バスを介して各機能ブロックの制御を行う構成
が用いられる。
【０００３】図１は、従来の半導体装置の構成を示す図
である。
である。
【０００４】図１に示されるように、従来の半導体装置
は、バス制御部１０、アドレス／データバス１１、及び
複数の機能ブロック１２を含む。バス制御部１０はＣＰ
Ｕ等の制御ユニットであり、アドレス／データバス１１
を介して機能ブロック１２を制御する。バス制御部１０
が制御するアドレス空間において、各機能ブロック１２
は所定のアドレス領域に割り当てられており、バス制御
部１０が所定のアドレス領域にアクセスすることで対応
する機能ブロック１２の制御を実行する。各機能ブロッ
ク１２にはラッチ・デコーダ部１２Ａが設けられる。ラ
ッチ・デコーダ部１２Ａは、アドレス／データバス１１
を介して送信されるアドレスをラッチしてデコードし、
自らの機能ブロック１２に対するアクセスであるか否か
を判断する。
は、バス制御部１０、アドレス／データバス１１、及び
複数の機能ブロック１２を含む。バス制御部１０はＣＰ
Ｕ等の制御ユニットであり、アドレス／データバス１１
を介して機能ブロック１２を制御する。バス制御部１０
が制御するアドレス空間において、各機能ブロック１２
は所定のアドレス領域に割り当てられており、バス制御
部１０が所定のアドレス領域にアクセスすることで対応
する機能ブロック１２の制御を実行する。各機能ブロッ
ク１２にはラッチ・デコーダ部１２Ａが設けられる。ラ
ッチ・デコーダ部１２Ａは、アドレス／データバス１１
を介して送信されるアドレスをラッチしてデコードし、
自らの機能ブロック１２に対するアクセスであるか否か
を判断する。
【０００５】このように、従来の半導体装置におけるバ
スの制御方法に於いては、アドレス／データバス１１に
複数の機能ブロック１２を直接接続し、各機能ブロック
１２へのアクセスは、各機能ブロックごとに用意された
ラッチ・デコーダ部１２Ａにより判定していた。
スの制御方法に於いては、アドレス／データバス１１に
複数の機能ブロック１２を直接接続し、各機能ブロック
１２へのアクセスは、各機能ブロックごとに用意された
ラッチ・デコーダ部１２Ａにより判定していた。
【０００６】
【発明が解決しようとする課題】このような構成の場
合、１対のアドレス／データバス１１に複数の機能ブロ
ック１２を接続するので、機能ブロック１２の数が多く
なるとバスの負荷が増大することになる。従って、多数
の機能ブロック１２が設けられる場合には、それに対応
した高い駆動能力のバスドライバが必要となる。
合、１対のアドレス／データバス１１に複数の機能ブロ
ック１２を接続するので、機能ブロック１２の数が多く
なるとバスの負荷が増大することになる。従って、多数
の機能ブロック１２が設けられる場合には、それに対応
した高い駆動能力のバスドライバが必要となる。
【０００７】更に、1対のアドレス／データバス１１に
多数の機能ブロック１２を接続する場合には、基本的に
機能ブロック１２間で同一の構成であるラッチ・デコー
ダ部１２Ａを多数設けることになり、重複した回路構成
による回路規模の増大につながる。また更に、配線長が
長くなることよって配線遅延が大きくなり、高速動作が
難しくなると共に消費電流が大きくなり、またノイズも
発生し易くなる。
多数の機能ブロック１２を接続する場合には、基本的に
機能ブロック１２間で同一の構成であるラッチ・デコー
ダ部１２Ａを多数設けることになり、重複した回路構成
による回路規模の増大につながる。また更に、配線長が
長くなることよって配線遅延が大きくなり、高速動作が
難しくなると共に消費電流が大きくなり、またノイズも
発生し易くなる。
【０００８】また、１対のアドレス／データバス１１に
複数の機能ブロック１２を接続しているので、アクセス
は１つの機能ブロック１２に対してのみ可能である。更
に、機能ブロック１２間の転送に於いては、ある機能ブ
ロック１２に対するバス制御部１０によるリードサイク
ルと別の機能ブロック１２に対するバス制御部１０によ
るライトサイクルとの２サイクルが必要となり、そのサ
イクルの期間中はアドレス／データバス１１を占有する
必要がある。このようにバスを専有すると、他の機能ブ
ロック１２に対するアクセスや機能ブロック１２間での
データ転送が不可能になり、また転送サイクルに２サイ
クル必要であることも理由となり、半導体装置全体とし
ての性能を向上させることが出来ない。
複数の機能ブロック１２を接続しているので、アクセス
は１つの機能ブロック１２に対してのみ可能である。更
に、機能ブロック１２間の転送に於いては、ある機能ブ
ロック１２に対するバス制御部１０によるリードサイク
ルと別の機能ブロック１２に対するバス制御部１０によ
るライトサイクルとの２サイクルが必要となり、そのサ
イクルの期間中はアドレス／データバス１１を占有する
必要がある。このようにバスを専有すると、他の機能ブ
ロック１２に対するアクセスや機能ブロック１２間での
データ転送が不可能になり、また転送サイクルに２サイ
クル必要であることも理由となり、半導体装置全体とし
ての性能を向上させることが出来ない。
【０００９】以上を鑑みて、本発明は、アドレスバス及
びデータバスを介して機能ブロックの制御を効率的に実
行することが可能な半導体装置を提供することを目的と
する。
びデータバスを介して機能ブロックの制御を効率的に実
行することが可能な半導体装置を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、複数の機能ブロックと、該複数の機能ブロックに接
続される別々の複数のバスと、該複数の機能ブロックに
接続される別々の複数の制御信号線と、メインバスと、
該メインバスに接続されるバス制御部と、該複数のバス
と該メインバスの間に設けられ該バス制御部から該メイ
ンバスへ送出される情報をデコードした結果に基づいて
該複数のバスの１つを該メインバスに接続すると共に該
複数の制御信号線の対応する制御信号線に制御信号を送
出することで該複数の機能ブロックの対応する１つを制
御するバス分割制御部を含むことを特徴とする。
は、複数の機能ブロックと、該複数の機能ブロックに接
続される別々の複数のバスと、該複数の機能ブロックに
接続される別々の複数の制御信号線と、メインバスと、
該メインバスに接続されるバス制御部と、該複数のバス
と該メインバスの間に設けられ該バス制御部から該メイ
ンバスへ送出される情報をデコードした結果に基づいて
該複数のバスの１つを該メインバスに接続すると共に該
複数の制御信号線の対応する制御信号線に制御信号を送
出することで該複数の機能ブロックの対応する１つを制
御するバス分割制御部を含むことを特徴とする。
【００１１】本発明においては、アドレスのラッチ・デ
コーダ関係の回路をバス分割制御部として一個所にまと
め、各機能ブロックごとにアドレス・データバスを分割
することで、回路規模を小さくすることが出来る。ま
た、バスの負荷を削減すると共に、消費電流を小さく
し、更にノイズを低減することが出来る。
コーダ関係の回路をバス分割制御部として一個所にまと
め、各機能ブロックごとにアドレス・データバスを分割
することで、回路規模を小さくすることが出来る。ま
た、バスの負荷を削減すると共に、消費電流を小さく
し、更にノイズを低減することが出来る。
【００１２】更に本発明の有る側面によれば、上記半導
体装置において、該複数の機能ブロックのうち少なくと
も２つの機能ブロックは該複数のバスのうちで１つのバ
スを共有し、該バス分割制御部は、転送要求信号を受け
取ると該転送要求信号に応答して該２つの機能ブロック
間での該１つのバスを介した転送を制御することを特徴
とする。
体装置において、該複数の機能ブロックのうち少なくと
も２つの機能ブロックは該複数のバスのうちで１つのバ
スを共有し、該バス分割制御部は、転送要求信号を受け
取ると該転送要求信号に応答して該２つの機能ブロック
間での該１つのバスを介した転送を制御することを特徴
とする。
【００１３】このようにバスが各機能ブロック毎に分割
されているので、空いているバスを使うことにより、機
能ブロック間転送を実行することが出来る。この際、転
送先と転送元の機能ブロックにライト信号とリード信号
を同時に供給することで、転送アクセス数を少なくして
１アクセスでの転送が可能になる。これにより、半導体
装置におけるデータ転送速度及びデータ転送効率を向上
させることが出来る。
されているので、空いているバスを使うことにより、機
能ブロック間転送を実行することが出来る。この際、転
送先と転送元の機能ブロックにライト信号とリード信号
を同時に供給することで、転送アクセス数を少なくして
１アクセスでの転送が可能になる。これにより、半導体
装置におけるデータ転送速度及びデータ転送効率を向上
させることが出来る。
【００１４】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１５】図２は、本発明による半導体装置の構成を
示すブロック図である。
示すブロック図である。
【００１６】図２の半導体装置は、バス制御部２１、ア
ドレス・データバス２２、機能ブロック２３Ａ、２３
Ｂ、２３Ｃ、及び２３Ｄ、機能ブロック２３Ａへの制御
信号線２４Ａ、機能ブロック２３Ｂへの制御信号線２４
Ｂ、機能ブロック２３Ｃへの制御信号線２４Ｃ、機能ブ
ロック２３Ｄへの制御信号線２４Ｄ、機能ブロック２３
Ａへのデータバス２５Ａ、機能ブロック２３Ｂへのデー
タバス２５Ｂ、機能ブロック２３Ｃ及び２３Ｄへのデー
タバス２５Ｃ、バス分割制御部２６、転送要求信号線２
７、転送制御信号線２８、及びアドレス・データバス２
２の制御信号線２９を含む。またバス分割制御部２６
は、ラッチ・デコーダ部３１及びバス分割部３２を含
む。また図２では、機能ブロック２３Ｂは、複数の機能
ブロックからなる機能ブロック群として示してあるが、
１つの機能ブロックであってもよい。
ドレス・データバス２２、機能ブロック２３Ａ、２３
Ｂ、２３Ｃ、及び２３Ｄ、機能ブロック２３Ａへの制御
信号線２４Ａ、機能ブロック２３Ｂへの制御信号線２４
Ｂ、機能ブロック２３Ｃへの制御信号線２４Ｃ、機能ブ
ロック２３Ｄへの制御信号線２４Ｄ、機能ブロック２３
Ａへのデータバス２５Ａ、機能ブロック２３Ｂへのデー
タバス２５Ｂ、機能ブロック２３Ｃ及び２３Ｄへのデー
タバス２５Ｃ、バス分割制御部２６、転送要求信号線２
７、転送制御信号線２８、及びアドレス・データバス２
２の制御信号線２９を含む。またバス分割制御部２６
は、ラッチ・デコーダ部３１及びバス分割部３２を含
む。また図２では、機能ブロック２３Ｂは、複数の機能
ブロックからなる機能ブロック群として示してあるが、
１つの機能ブロックであってもよい。
【００１７】バス分割制御部２６のラッチ・デコーダ部
３１は、バス制御部２１からアドレス・データバス２２
を介して供給されるアドレス信号をラッチし、ラッチし
たアドレスをデコードする。バス分割制御部２６のバス
分割部３２は、ラッチ・デコーダ部３１のデコード結果
に従って、バス分割制御部２６に接続される機能ブロッ
ク２３Ａ、２３Ｂ、２３Ｃ、及び２３Ｄの1つを選択
し、選択した機能ブロックに対応するデータバス２５
Ａ、２５Ｂ、及び２５Ｃの１つとアドレス・データバス
２２とを接続する。またラッチ・デコーダ部３１は、ア
ドレスのデコード結果に基づいて、選択された機能ブロ
ックとデータバスの制御を行う制御信号を生成して、制
御信号線２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄに供給す
る。
３１は、バス制御部２１からアドレス・データバス２２
を介して供給されるアドレス信号をラッチし、ラッチし
たアドレスをデコードする。バス分割制御部２６のバス
分割部３２は、ラッチ・デコーダ部３１のデコード結果
に従って、バス分割制御部２６に接続される機能ブロッ
ク２３Ａ、２３Ｂ、２３Ｃ、及び２３Ｄの1つを選択
し、選択した機能ブロックに対応するデータバス２５
Ａ、２５Ｂ、及び２５Ｃの１つとアドレス・データバス
２２とを接続する。またラッチ・デコーダ部３１は、ア
ドレスのデコード結果に基づいて、選択された機能ブロ
ックとデータバスの制御を行う制御信号を生成して、制
御信号線２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄに供給す
る。
【００１８】図２の構成により、アドレス・データバス
２２及び各データバス２５Ａ、２５Ｂ、及び２５Ｃの負
荷が軽くなることで、動作の高速化を図ることが出来る
と共に、各バスを駆動するバスドライバを小型化するこ
とで低消費電力化が達成できる。また、従来各機能ブロ
ックごとに持っていたアドレスのラッチ・デコード回路
を、バス分割制御部２６にラッチ・デコーダ部３１とし
て1つに纏めることにより、全体の回路規模が縮小され
る。
２２及び各データバス２５Ａ、２５Ｂ、及び２５Ｃの負
荷が軽くなることで、動作の高速化を図ることが出来る
と共に、各バスを駆動するバスドライバを小型化するこ
とで低消費電力化が達成できる。また、従来各機能ブロ
ックごとに持っていたアドレスのラッチ・デコード回路
を、バス分割制御部２６にラッチ・デコーダ部３１とし
て1つに纏めることにより、全体の回路規模が縮小され
る。
【００１９】図２の構成は、機能ブロック２３Ｃと機能
ブロック２３Ｄとの間で他の部分とは独立したデータ転
送が可能な構成となっている。これを実現するために、
バス分割制御部２６には、転送要求信号２７及び転送制
御信号２８が供給される。転送要求信号２７は転送動作
を要求する信号であり、転送制御信号２８は転送方向が
機能ブロック２３Ｃから機能ブロック２３Ｄであるか或
いは機能ブロック２３Ｄから機能ブロック２３Ｃである
かを制御する。バス分割制御部２６は、転送要求信号２
７及び転送制御信号２８に応じて、機能ブロック２３Ｃ
及び機能ブロック２３Ｄをアドレス・データバス２２か
ら分離し、転送制御信号線２８を介して機能ブロック２
３Ｃ及び機能ブロック２３Ｄに転送制御信号を供給す
る。これにより、他の分割されたデータバス２５Ａ及び
２５Ｂの動作に影響を与えることなく、機能ブロック２
３Ｃ及び機能ブロック２３Ｄ間での単独の転送を実行す
ることが出来る。
ブロック２３Ｄとの間で他の部分とは独立したデータ転
送が可能な構成となっている。これを実現するために、
バス分割制御部２６には、転送要求信号２７及び転送制
御信号２８が供給される。転送要求信号２７は転送動作
を要求する信号であり、転送制御信号２８は転送方向が
機能ブロック２３Ｃから機能ブロック２３Ｄであるか或
いは機能ブロック２３Ｄから機能ブロック２３Ｃである
かを制御する。バス分割制御部２６は、転送要求信号２
７及び転送制御信号２８に応じて、機能ブロック２３Ｃ
及び機能ブロック２３Ｄをアドレス・データバス２２か
ら分離し、転送制御信号線２８を介して機能ブロック２
３Ｃ及び機能ブロック２３Ｄに転送制御信号を供給す
る。これにより、他の分割されたデータバス２５Ａ及び
２５Ｂの動作に影響を与えることなく、機能ブロック２
３Ｃ及び機能ブロック２３Ｄ間での単独の転送を実行す
ることが出来る。
【００２０】上述のように本発明においては、アドレス
のラッチ・デコーダ回路を一個所にまとめ、各機能ブロ
ックごとにアドレス・データバスを分割することで、回
路規模を小さくすることが出来る。また、バスの負荷を
削減すると共に、消費電流を小さくし、更にノイズを低
減することが出来る。
のラッチ・デコーダ回路を一個所にまとめ、各機能ブロ
ックごとにアドレス・データバスを分割することで、回
路規模を小さくすることが出来る。また、バスの負荷を
削減すると共に、消費電流を小さくし、更にノイズを低
減することが出来る。
【００２１】またバスが各機能ブロック毎に分割されて
いるので、空いているバスを使うことにより、機能ブロ
ック間転送を実行することが出来る。この際、転送要求
信号と転送制御信号に応答して、転送先と転送元の機能
ブロックにライト信号とリード信号を同時に供給するこ
とで、転送アクセス数を少なくして１アクセスでの転送
が可能になる。
いるので、空いているバスを使うことにより、機能ブロ
ック間転送を実行することが出来る。この際、転送要求
信号と転送制御信号に応答して、転送先と転送元の機能
ブロックにライト信号とリード信号を同時に供給するこ
とで、転送アクセス数を少なくして１アクセスでの転送
が可能になる。
【００２２】図３は、基本となるバス動作のタイミング
を示すタイミング図である。
を示すタイミング図である。
【００２３】図２のアドレス・データバス２２は、アド
レス情報とデータ情報とが時分割に転送されるバスであ
り、例えば１６ビット幅の信号ＲＢ［１５：０］を搬送
する。制御信号線２９が、アドレス・データバス２２の
バスサイクルの種類（例えば、ｉｄｌｅ、＃１、＃２
等）を示す２ビットの信号ＢＳ［１：０］を搬送する。
バス制御部２１は、制御信号線２９のバス制御信号ＢＳ
の状態により、時分割されたアドレス・データバス２２
を制御する。これにより、機能ブロックに対するアクセ
スを２クロックサイクルで実行する。
レス情報とデータ情報とが時分割に転送されるバスであ
り、例えば１６ビット幅の信号ＲＢ［１５：０］を搬送
する。制御信号線２９が、アドレス・データバス２２の
バスサイクルの種類（例えば、ｉｄｌｅ、＃１、＃２
等）を示す２ビットの信号ＢＳ［１：０］を搬送する。
バス制御部２１は、制御信号線２９のバス制御信号ＢＳ
の状態により、時分割されたアドレス・データバス２２
を制御する。これにより、機能ブロックに対するアクセ
スを２クロックサイクルで実行する。
【００２４】以下に、バスの動作を、図３を参照して説
明する。なお図３において、アドレス・データバス２２
はＲＢとして示され、制御信号線２９はＢＳとして示さ
れる。また図３に示されるアクセスは、最初のアクセス
が機能ブロック２３Ａに対するＲＥＡＤ動作であり、次
のアクセスが機能ブロック２３Ａに対するＷＲＩＴＥ動
作である。
明する。なお図３において、アドレス・データバス２２
はＲＢとして示され、制御信号線２９はＢＳとして示さ
れる。また図３に示されるアクセスは、最初のアクセス
が機能ブロック２３Ａに対するＲＥＡＤ動作であり、次
のアクセスが機能ブロック２３Ａに対するＷＲＩＴＥ動
作である。
【００２５】１.ＩＤＬＥサイクル
ＩＤＬＥサイクルはアクセス要求がない状態であり、バ
ス制御部２１は、アドレス・データバス２２をハイイン
ピーダンス状態にする。
ス制御部２１は、アドレス・データバス２２をハイイン
ピーダンス状態にする。
【００２６】２．第１サイクル（＃１）
バス分割制御部２６において、２ビットのバス制御信号
ＢＳをデコードすることで、第１のサイクルを示すデコ
ード信号ｄｅｃｏｄｅ＃１を生成し、第１のサイクルに
応じた制御を実行する。
ＢＳをデコードすることで、第１のサイクルを示すデコ
ード信号ｄｅｃｏｄｅ＃１を生成し、第１のサイクルに
応じた制御を実行する。
【００２７】この第１サイクル（＃１）で、バス制御部
２１は、アドレス情報とリード/ライト情報をアドレス
・データバス２２に出力する。ラッチ・デコーダ部３１
は、例えば第１サイクルにおけるＲＢ［１５］とＲＢ
［１２：０］をアドレスとして使用し、ＲＢ［１４］と
ＲＢ［１３］とをリード/ライト情報として使用する。
図３に示される最初のアクセスにおいて、ラッチ・デコ
ーダ部３１は、アドレスＡ１とリードを示す信号ＲＥＡ
Ｄをラッチする。また次のアクセスにおいては、ラッチ
・デコーダ部３１は、アドレスＡ３とライトを示す信号
ＷＲＩＴＥをラッチする。
２１は、アドレス情報とリード/ライト情報をアドレス
・データバス２２に出力する。ラッチ・デコーダ部３１
は、例えば第１サイクルにおけるＲＢ［１５］とＲＢ
［１２：０］をアドレスとして使用し、ＲＢ［１４］と
ＲＢ［１３］とをリード/ライト情報として使用する。
図３に示される最初のアクセスにおいて、ラッチ・デコ
ーダ部３１は、アドレスＡ１とリードを示す信号ＲＥＡ
Ｄをラッチする。また次のアクセスにおいては、ラッチ
・デコーダ部３１は、アドレスＡ３とライトを示す信号
ＷＲＩＴＥをラッチする。
【００２８】３．第２サイクル（＃２）
バス分割制御部２６において、２ビットのバス制御信号
ＢＳをデコードすることで、第２のサイクルを示すデコ
ード信号ｄｅｃｏｄｅ＃２を生成し、第２のサイクルに
応じた制御を実行する。
ＢＳをデコードすることで、第２のサイクルを示すデコ
ード信号ｄｅｃｏｄｅ＃２を生成し、第２のサイクルに
応じた制御を実行する。
【００２９】この第２サイクル（＃２）において、ラッ
チ・デコーダ部３１は、第１のサイクルでラッチした情
報をデコードする。その結果、バスサイクルがリードで
ある場合（図３の第１番目のアクセスの場合）、バス分
割制御部２６のラッチ・デコーダ部３１は、制御信号２
４Ａとしてリードイネーブル信号（ｒｅａｄ−ｅｎａｂ
ｌｅ）を機能ブロック２３Ａに供給する。これに応答し
て、機能ブロック２３Ａは、クロックのＬｏｗ期間中に
データバス２５ＡにデータＤ１を出力する。この時、ア
ドレス情報のデコード結果に基づいて、バス分割部３２
により、データバス２５Ａはアドレス・データバス２２
に読み出しアクセス方向に接続されている。従って、読
み出されたデータＤ１は、アドレス・データバス２２に
現れる。クロックの次の立ち上りエッジで、バス制御部
２１が、ＲＢ［１５：０］のデータＤ１を取り込む。
チ・デコーダ部３１は、第１のサイクルでラッチした情
報をデコードする。その結果、バスサイクルがリードで
ある場合（図３の第１番目のアクセスの場合）、バス分
割制御部２６のラッチ・デコーダ部３１は、制御信号２
４Ａとしてリードイネーブル信号（ｒｅａｄ−ｅｎａｂ
ｌｅ）を機能ブロック２３Ａに供給する。これに応答し
て、機能ブロック２３Ａは、クロックのＬｏｗ期間中に
データバス２５ＡにデータＤ１を出力する。この時、ア
ドレス情報のデコード結果に基づいて、バス分割部３２
により、データバス２５Ａはアドレス・データバス２２
に読み出しアクセス方向に接続されている。従って、読
み出されたデータＤ１は、アドレス・データバス２２に
現れる。クロックの次の立ち上りエッジで、バス制御部
２１が、ＲＢ［１５：０］のデータＤ１を取り込む。
【００３０】バスサイクルがライトの場合（図３の第２
番目のアクセスの場合）には、バス制御部２１が、クロ
ックのＬｏｗ期間中にアドレス・データバス２２に対し
てデータＤ３を出力する。この時、アドレス情報のデコ
ード結果に基づいて、バス分割部３２により、データバ
ス２５Ａはアドレス・データバス２２に書き込みアクセ
ス方向に接続されている。従って、データＤ３は、バス
分割部３２を介してデータバス２５Ａに現れる。またバ
ス制御部２１のラッチ・デコーダ部３１は、制御信号２
４Ａとしてライトイネーブル信号（ｗｒｉｔｅ−ｅｎａ
ｂｌｅ）を機能ブロック２３Ａに供給する。機能ブロッ
ク２３Ａは、クロックの次の立ち上りエッジで、データ
バス２５ＡのデータＤ３を取り込む。
番目のアクセスの場合）には、バス制御部２１が、クロ
ックのＬｏｗ期間中にアドレス・データバス２２に対し
てデータＤ３を出力する。この時、アドレス情報のデコ
ード結果に基づいて、バス分割部３２により、データバ
ス２５Ａはアドレス・データバス２２に書き込みアクセ
ス方向に接続されている。従って、データＤ３は、バス
分割部３２を介してデータバス２５Ａに現れる。またバ
ス制御部２１のラッチ・デコーダ部３１は、制御信号２
４Ａとしてライトイネーブル信号（ｗｒｉｔｅ−ｅｎａ
ｂｌｅ）を機能ブロック２３Ａに供給する。機能ブロッ
ク２３Ａは、クロックの次の立ち上りエッジで、データ
バス２５ＡのデータＤ３を取り込む。
【００３１】同様に各機能ブロック２３Ｂ、２３Ｃ、及
び２３Ｄへのアクセス要求の場合においても、バス分割
制御部２６は、第１サイクルでラッチしたＲＢ［１５：
０］を第２サイクルでデコードし、デコードしたリード
/ライト情報に応じて各機能ブロック２３Ｂ、２３Ｃ、
及び２３Ｄへの制御信号をアサートする。それと同時
に、デコードしたアドレス情報に基づいて、バス分割制
御部２６は、対応するデータバスをアドレス・データバ
ス２２と接続する。
び２３Ｄへのアクセス要求の場合においても、バス分割
制御部２６は、第１サイクルでラッチしたＲＢ［１５：
０］を第２サイクルでデコードし、デコードしたリード
/ライト情報に応じて各機能ブロック２３Ｂ、２３Ｃ、
及び２３Ｄへの制御信号をアサートする。それと同時
に、デコードしたアドレス情報に基づいて、バス分割制
御部２６は、対応するデータバスをアドレス・データバ
ス２２と接続する。
【００３２】図４は、機能ブロック間でのデータ転送時
におけるバス動作のタイミングを示すタイミング図であ
る。
におけるバス動作のタイミングを示すタイミング図であ
る。
【００３３】転送要求信号２７がアサートされた場合
は、転送制御信号２８の指示に応じて、転送方向即ち転
送先と転送元を決定する。例えば、バス分割制御部２６
から機能ブロック２３Ｃに対する制御信号２４Ｃをリー
ド（ｒｅａｄ−ｅｎａｂｌｅ−Ｃ）とし、機能ブロック
２３Ｄに対する制御信号２４Ｄをライト（ｗｒｉｔｅ−
ｅｎａｂｌｅ−Ｄ）とする。これにより、機能ブロック
２３Ｃからデータバス２５ＣにデータＤ２が出力され、
その次のクロックの立ち上りで機能ブロック２３Ｄがデ
ータバス２５Ｃのデータを取り込む。これにより、1ア
クセスで機能ブロック２３Ｃ及び２３Ｄの間でのデータ
転送を実行することができる。
は、転送制御信号２８の指示に応じて、転送方向即ち転
送先と転送元を決定する。例えば、バス分割制御部２６
から機能ブロック２３Ｃに対する制御信号２４Ｃをリー
ド（ｒｅａｄ−ｅｎａｂｌｅ−Ｃ）とし、機能ブロック
２３Ｄに対する制御信号２４Ｄをライト（ｗｒｉｔｅ−
ｅｎａｂｌｅ−Ｄ）とする。これにより、機能ブロック
２３Ｃからデータバス２５ＣにデータＤ２が出力され、
その次のクロックの立ち上りで機能ブロック２３Ｄがデ
ータバス２５Ｃのデータを取り込む。これにより、1ア
クセスで機能ブロック２３Ｃ及び２３Ｄの間でのデータ
転送を実行することができる。
【００３４】なおこの際、機能ブロック２３Ｃ及び機能
ブロック２３Ｄ間でのデータ転送を実行しながら、これ
とは独立に、他の機能ブロック２３Ａ或いは２３Ｂに対
するバス制御部２１からのアクセスを実行することが可
能である。また転送要求信号２７がアサートされた時に
データバス２５Ｃが使用中であれば、アイドル状態にな
りデータバス２５Ｃが使用可能になるまで待つように構
成してよい。
ブロック２３Ｄ間でのデータ転送を実行しながら、これ
とは独立に、他の機能ブロック２３Ａ或いは２３Ｂに対
するバス制御部２１からのアクセスを実行することが可
能である。また転送要求信号２７がアサートされた時に
データバス２５Ｃが使用中であれば、アイドル状態にな
りデータバス２５Ｃが使用可能になるまで待つように構
成してよい。
【００３５】転送要求信号２７が取り下げられると、デ
ータバス２５Ｃは解放される。また転送要求信号２７が
アサートした状態で、バス制御部２１からデータバス２
５Ｃにアクセス要求が発生した場合は、バス制御部２１
からの通常アクセスが優先される。即ち、転送要求はア
イドル状態になり、データバス２５Ｃが空くまで待つこ
とになる。
ータバス２５Ｃは解放される。また転送要求信号２７が
アサートした状態で、バス制御部２１からデータバス２
５Ｃにアクセス要求が発生した場合は、バス制御部２１
からの通常アクセスが優先される。即ち、転送要求はア
イドル状態になり、データバス２５Ｃが空くまで待つこ
とになる。
【００３６】図５は、バス分割制御部２６の詳細な構成
の一例を示す回路図である。
の一例を示す回路図である。
【００３７】図５のバス分割制御部２６は、デコーダ４
１、ラッチ４２、デコーダ・制御信号生成回路４３、ラ
ッチ４４、ラッチ４５、論理回路４６、インバータ４
７、論理回路４８、セレクタ４９、及びバスドライバ５
１乃至５４を含む。図２のラッチ・デコーダ部３１は、
例えば、デコーダ４１、ラッチ４２、デコーダ・制御信
号生成回路４３、ラッチ４４、ラッチ４５、論理回路４
６、インバータ４７、及び論理回路４８に対応し、バス
分割部３２は、セレクタ４９及びバスドライバ５１乃至
５４に相当する。なお図５において、主要な信号に対し
ては、論理関係が論理式として示されている。
１、ラッチ４２、デコーダ・制御信号生成回路４３、ラ
ッチ４４、ラッチ４５、論理回路４６、インバータ４
７、論理回路４８、セレクタ４９、及びバスドライバ５
１乃至５４を含む。図２のラッチ・デコーダ部３１は、
例えば、デコーダ４１、ラッチ４２、デコーダ・制御信
号生成回路４３、ラッチ４４、ラッチ４５、論理回路４
６、インバータ４７、及び論理回路４８に対応し、バス
分割部３２は、セレクタ４９及びバスドライバ５１乃至
５４に相当する。なお図５において、主要な信号に対し
ては、論理関係が論理式として示されている。
【００３８】デコーダ４１は、アドレス・データバス２
２に対する制御信号線２９の信号ＢＳ０及びＢＳ１を受
け取り、これをデコードする。信号ＢＳ０及びＢＳ１が
アドレスサイクルを示す場合には信号＃１をアサート
し、信号ＢＳ０及びＢＳ１がデータサイクルを示す場合
には信号＃２をアサートする。信号＃１はラッチ４２に
イネーブル信号として供給され、信号＃２はデコーダ・
制御信号生成回路４３にイネーブル信号として供給され
る。
２に対する制御信号線２９の信号ＢＳ０及びＢＳ１を受
け取り、これをデコードする。信号ＢＳ０及びＢＳ１が
アドレスサイクルを示す場合には信号＃１をアサート
し、信号ＢＳ０及びＢＳ１がデータサイクルを示す場合
には信号＃２をアサートする。信号＃１はラッチ４２に
イネーブル信号として供給され、信号＃２はデコーダ・
制御信号生成回路４３にイネーブル信号として供給され
る。
【００３９】ラッチ４２は、アドレスサイクルでイネー
ブルされ、アドレス・データバス２２からのアドレス情
報をクロック信号ＣＬＫに同期してラッチする。ラッチ
した例えば１６ビットのアドレス信号は、ラッチ４２か
らデコーダ・制御信号生成回路４３に供給される。
ブルされ、アドレス・データバス２２からのアドレス情
報をクロック信号ＣＬＫに同期してラッチする。ラッチ
した例えば１６ビットのアドレス信号は、ラッチ４２か
らデコーダ・制御信号生成回路４３に供給される。
【００４０】デコーダ・制御信号生成回路４３は、デー
タサイクルでイネーブルされ、アドレス・データバス２
２からのアドレスをデコードした結果に基づいて、種々
の制御信号を生成する。この制御信号の一部は、機能ブ
ロック２３Ａ、２３Ｂ、２３Ｃ、及び２３Ｄに対する制
御信号線２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄに供給さ
れる。これにより、アドレス信号により選択された機能
ブロックに対して、アドレス信号の一部により指定され
たリード動作或いはライト動作を実行させる。なお制御
信号線２４Ｃ及び２４Ｄに対応する制御信号は、論理回
路４８を介した後に、制御信号線２４Ｃ及び２４Ｄに供
給される。論理回路４８は、機能ブロック２３Ｃ及び２
３Ｄ間でのデータ転送を行う際に、制御信号線２４Ｃ及
び２４Ｄへの制御信号をデコーダ・制御信号生成回路４
３とは別に生成する回路である。
タサイクルでイネーブルされ、アドレス・データバス２
２からのアドレスをデコードした結果に基づいて、種々
の制御信号を生成する。この制御信号の一部は、機能ブ
ロック２３Ａ、２３Ｂ、２３Ｃ、及び２３Ｄに対する制
御信号線２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄに供給さ
れる。これにより、アドレス信号により選択された機能
ブロックに対して、アドレス信号の一部により指定され
たリード動作或いはライト動作を実行させる。なお制御
信号線２４Ｃ及び２４Ｄに対応する制御信号は、論理回
路４８を介した後に、制御信号線２４Ｃ及び２４Ｄに供
給される。論理回路４８は、機能ブロック２３Ｃ及び２
３Ｄ間でのデータ転送を行う際に、制御信号線２４Ｃ及
び２４Ｄへの制御信号をデコーダ・制御信号生成回路４
３とは別に生成する回路である。
【００４１】デコーダ・制御信号生成回路４３が生成す
る制御信号の一部は、バスドライバ５１乃至５３に供給
される。供給された制御信号に基づいて、ライトアクセ
スの場合に、バスドライバ５１乃至５３の何れか１つが
選択的に駆動される。これにより、アドレス・データバ
ス２２がデータバス２５Ａ、２５Ｂ、及び２５Ｃの１つ
に選択的に接続され、アドレス・データバス２２から選
択されたデータバスへのライトアクセスが可能になる。
る制御信号の一部は、バスドライバ５１乃至５３に供給
される。供給された制御信号に基づいて、ライトアクセ
スの場合に、バスドライバ５１乃至５３の何れか１つが
選択的に駆動される。これにより、アドレス・データバ
ス２２がデータバス２５Ａ、２５Ｂ、及び２５Ｃの１つ
に選択的に接続され、アドレス・データバス２２から選
択されたデータバスへのライトアクセスが可能になる。
【００４２】またデコーダ・制御信号生成回路４３が生
成する制御信号の一部は、セレクタ４９とバスドライバ
５４に供給される。セレクタ４９は、供給された制御信
号に基づいて、データバス２５Ａ、２５Ｂ、及び２５Ｃ
の何れかを選択して、バスドライバ５４に接続する。バ
スドライバ５４は、リードアクセスの場合に駆動され、
選択されたデータバスをアドレス・データバス２２に接
続する。これにより、選択されたデータバスからアドレ
ス・データバス２２へのリードデータ転送が可能とな
る。
成する制御信号の一部は、セレクタ４９とバスドライバ
５４に供給される。セレクタ４９は、供給された制御信
号に基づいて、データバス２５Ａ、２５Ｂ、及び２５Ｃ
の何れかを選択して、バスドライバ５４に接続する。バ
スドライバ５４は、リードアクセスの場合に駆動され、
選択されたデータバスをアドレス・データバス２２に接
続する。これにより、選択されたデータバスからアドレ
ス・データバス２２へのリードデータ転送が可能とな
る。
【００４３】ラッチ４４は、転送要求信号線２７の転送
要求信号をクロック信号ＣＬＫに同期してラッチする。
ラッチ４５は、転送制御信号線２８の転送制御信号をク
ロック信号ＣＬＫに同期してラッチする。ラッチ４４及
び４５がラッチした信号は、論理回路４６に供給され
る。論理回路４６は、転送要求がある状態（転送要求信
号線がＨＩＧＨ）で且つ転送制御信号線２８がＨＩＧＨ
の場合に、論理回路４８に供給される信号ＣＤをＨＩＧ
Ｈにする。また転送要求がある状態（転送要求信号線が
ＨＩＧＨ）で且つ転送制御信号線２８がＬＯＷの場合
に、論理回路４８に供給される信号ＤＣをＨＩＧＨにす
る。信号ＣＤ及びＤＣの何れがＨＩＧＨになるかによっ
て、機能ブロック２３Ｃ及び２３Ｄのうちで転送元及び
転送先を指定する。
要求信号をクロック信号ＣＬＫに同期してラッチする。
ラッチ４５は、転送制御信号線２８の転送制御信号をク
ロック信号ＣＬＫに同期してラッチする。ラッチ４４及
び４５がラッチした信号は、論理回路４６に供給され
る。論理回路４６は、転送要求がある状態（転送要求信
号線がＨＩＧＨ）で且つ転送制御信号線２８がＨＩＧＨ
の場合に、論理回路４８に供給される信号ＣＤをＨＩＧ
Ｈにする。また転送要求がある状態（転送要求信号線が
ＨＩＧＨ）で且つ転送制御信号線２８がＬＯＷの場合
に、論理回路４８に供給される信号ＤＣをＨＩＧＨにす
る。信号ＣＤ及びＤＣの何れがＨＩＧＨになるかによっ
て、機能ブロック２３Ｃ及び２３Ｄのうちで転送元及び
転送先を指定する。
【００４４】上述のように、論理回路４８は、デコーダ
・制御信号生成回路４３から制御信号２４Ｃ及び２４Ｄ
に対応する信号ＣＲ、ＣＷ、ＤＲ、及びＤＷを受け取る
と共に、論理回路４６から信号ＣＤ及びＤＣを受け取
る。論理回路４８は更に、デコーダ・制御信号生成回路
４３からインバータ４７を介してデータバス２５Ｃ選択
時にＨＩＧＨになる信号の反転信号を受け取る。これに
よって、データバス２５Ｃ選択時には論理回路４６から
の信号ＣＤ及びＤＣを無視し、デコーダ・制御信号生成
回路４３から供給される信号ＣＲ、ＣＷ、ＤＲ、及びＤ
Ｗを、制御信号線２４Ｃ及び２４Ｄに供給する。ここで
例えば、信号ＣＲ及びＣＷは、機能ブロック２３Ｃに対
するリードイネーブル及びライトイネーブルに対応す
る。従って、転送要求信号線２７からのデータ転送要求
が存在するか否かに関わらず、データバス２５Ｃ選択時
には、デコーダ・制御信号生成回路４３からの指示によ
って制御が行われる。
・制御信号生成回路４３から制御信号２４Ｃ及び２４Ｄ
に対応する信号ＣＲ、ＣＷ、ＤＲ、及びＤＷを受け取る
と共に、論理回路４６から信号ＣＤ及びＤＣを受け取
る。論理回路４８は更に、デコーダ・制御信号生成回路
４３からインバータ４７を介してデータバス２５Ｃ選択
時にＨＩＧＨになる信号の反転信号を受け取る。これに
よって、データバス２５Ｃ選択時には論理回路４６から
の信号ＣＤ及びＤＣを無視し、デコーダ・制御信号生成
回路４３から供給される信号ＣＲ、ＣＷ、ＤＲ、及びＤ
Ｗを、制御信号線２４Ｃ及び２４Ｄに供給する。ここで
例えば、信号ＣＲ及びＣＷは、機能ブロック２３Ｃに対
するリードイネーブル及びライトイネーブルに対応す
る。従って、転送要求信号線２７からのデータ転送要求
が存在するか否かに関わらず、データバス２５Ｃ選択時
には、デコーダ・制御信号生成回路４３からの指示によ
って制御が行われる。
【００４５】データバス２５Ｃが非選択であり且つ転送
要求信号線２７からのデータ転送要求が存在する場合に
は、論理回路４８は、論理回路４６からの信号ＣＤ及び
ＤＣに基づいて、転送元及び転送先を指定する制御信号
を制御信号線２４Ｃ及び２４Ｄに供給する。これによっ
て、機能ブロック２３Ｃ及び機能ブロック２３Ｄ間での
データ転送が実行される。この時バスドライバ５１は非
選択であり、アドレス・データバス２２からのデータが
機能ブロック間転送処理中のデータバス２５Ｃに影響を
与えることは無い。なおこの際、機能ブロック２３Ｃ及
び機能ブロック２３Ｄ間でのデータ転送を実行しなが
ら、これとは独立に、他の機能ブロック２３Ａ或いは２
３Ｂに対するバス制御部２１からのアクセスを実行する
ことが可能である。
要求信号線２７からのデータ転送要求が存在する場合に
は、論理回路４８は、論理回路４６からの信号ＣＤ及び
ＤＣに基づいて、転送元及び転送先を指定する制御信号
を制御信号線２４Ｃ及び２４Ｄに供給する。これによっ
て、機能ブロック２３Ｃ及び機能ブロック２３Ｄ間での
データ転送が実行される。この時バスドライバ５１は非
選択であり、アドレス・データバス２２からのデータが
機能ブロック間転送処理中のデータバス２５Ｃに影響を
与えることは無い。なおこの際、機能ブロック２３Ｃ及
び機能ブロック２３Ｄ間でのデータ転送を実行しなが
ら、これとは独立に、他の機能ブロック２３Ａ或いは２
３Ｂに対するバス制御部２１からのアクセスを実行する
ことが可能である。
【００４６】図６は、デコーダ・制御信号生成回路４３
の回路構成を示す図である。
の回路構成を示す図である。
【００４７】図６のデコーダ・制御信号生成回路４３
は、ＲＷデコーダ６１、アドレスデコーダ６２、制御信
号生成論理回路６３、及びＯＲ回路６４及び６５を含
む。
は、ＲＷデコーダ６１、アドレスデコーダ６２、制御信
号生成論理回路６３、及びＯＲ回路６４及び６５を含
む。
【００４８】ＲＷデコーダ６１は、ラッチ４２から供給
される例えば１６ビットのアドレス信号のうちで、リー
ド・ライトを示すアドレスビット（図の例ではＲＢ［１
４］とＲＢ［１３］）を入力される。このアドレスビッ
トをデコードすることで、リードを指示するリード信号
ＲＤとライトを指示するライト信号ＷＲを生成する。リ
ード信号ＲＤとライト信号ＷＲとは、制御信号生成論理
回路６３に供給される。
される例えば１６ビットのアドレス信号のうちで、リー
ド・ライトを示すアドレスビット（図の例ではＲＢ［１
４］とＲＢ［１３］）を入力される。このアドレスビッ
トをデコードすることで、リードを指示するリード信号
ＲＤとライトを指示するライト信号ＷＲを生成する。リ
ード信号ＲＤとライト信号ＷＲとは、制御信号生成論理
回路６３に供給される。
【００４９】アドレスデコーダ６２は、ラッチ４２から
供給される例えば１６ビットのアドレス信号のうちで、
アドレスを示すアドレスビット（図の例ではＲＢ［１
２：０］）を入力される。このアドレスビットをデコー
ドすることで、機能ブロック２３Ａ、２３Ｂ、２３Ｃ、
及び２３Ｄに対応するデコード信号Ａ、Ｂ、Ｃ、及びＤ
を生成する。これらデコード信号Ａ、Ｂ、Ｃ、及びＤの
うちで、選択された機能ブロックに対応する信号がＨＩ
ＧＨになる。デコード信号Ａ、Ｂ、Ｃ、及びＤは、制御
信号生成論理回路６３に供給される。
供給される例えば１６ビットのアドレス信号のうちで、
アドレスを示すアドレスビット（図の例ではＲＢ［１
２：０］）を入力される。このアドレスビットをデコー
ドすることで、機能ブロック２３Ａ、２３Ｂ、２３Ｃ、
及び２３Ｄに対応するデコード信号Ａ、Ｂ、Ｃ、及びＤ
を生成する。これらデコード信号Ａ、Ｂ、Ｃ、及びＤの
うちで、選択された機能ブロックに対応する信号がＨＩ
ＧＨになる。デコード信号Ａ、Ｂ、Ｃ、及びＤは、制御
信号生成論理回路６３に供給される。
【００５０】デコーダ・制御信号生成回路４３は、デコ
ーダ４１からのイネーブル信号ＥＮＡがアサートされる
と動作し、図に示される所定の論理演算を実行して制御
信号ＡＲ、ＡＷ、ＢＲ、ＢＷ、ＣＲ、ＣＷ、ＤＲ、及び
ＤＷを出力する。制御信号ＡＲ及びＡＷは、それぞれ機
能ブロック２３Ａのリード及びライトを指示する。制御
信号ＢＲ及びＢＷは、それぞれ機能ブロック２３Ｂのリ
ード及びライトを指示する。制御信号ＣＲ及びＣＷは、
それぞれ機能ブロック２３Ｃのリード及びライトを指示
する。制御信号ＤＲ及びＤＷは、それぞれ機能ブロック
２３Ｄのリード及びライトを指示する。
ーダ４１からのイネーブル信号ＥＮＡがアサートされる
と動作し、図に示される所定の論理演算を実行して制御
信号ＡＲ、ＡＷ、ＢＲ、ＢＷ、ＣＲ、ＣＷ、ＤＲ、及び
ＤＷを出力する。制御信号ＡＲ及びＡＷは、それぞれ機
能ブロック２３Ａのリード及びライトを指示する。制御
信号ＢＲ及びＢＷは、それぞれ機能ブロック２３Ｂのリ
ード及びライトを指示する。制御信号ＣＲ及びＣＷは、
それぞれ機能ブロック２３Ｃのリード及びライトを指示
する。制御信号ＤＲ及びＤＷは、それぞれ機能ブロック
２３Ｄのリード及びライトを指示する。
【００５１】ＯＲ回路６４は、制御信号ＡＲ、ＢＲ、Ｃ
Ｒ、及びＤＲのＯＲをとることで、リードアクセスを指
示する信号を生成してバスドライバ５４に供給する。バ
スドライバ５４は、この信号に応答して、リード方向に
バスを接続して駆動する。ＯＲ回路６５は、制御信号Ｃ
Ｗ及びＤＷのＯＲをとることで、機能ブロック２３Ｃ或
いは２３Ｄに対するライトアクセスを指示する信号を生
成してバスドライバ５１に供給する。この信号に応答し
て、バスドライバ５１は、ライト方向にデータバス２５
Ｃをアドレス・データバス２２に接続する。また図６に
示されるように、制御信号ＡＷ及びＢＷが、それぞれバ
スドライバ５３及び５２に供給され、これにより対応す
るバスがアドレス・データバス２２にライト方向に接続
される。
Ｒ、及びＤＲのＯＲをとることで、リードアクセスを指
示する信号を生成してバスドライバ５４に供給する。バ
スドライバ５４は、この信号に応答して、リード方向に
バスを接続して駆動する。ＯＲ回路６５は、制御信号Ｃ
Ｗ及びＤＷのＯＲをとることで、機能ブロック２３Ｃ或
いは２３Ｄに対するライトアクセスを指示する信号を生
成してバスドライバ５１に供給する。この信号に応答し
て、バスドライバ５１は、ライト方向にデータバス２５
Ｃをアドレス・データバス２２に接続する。また図６に
示されるように、制御信号ＡＷ及びＢＷが、それぞれバ
スドライバ５３及び５２に供給され、これにより対応す
るバスがアドレス・データバス２２にライト方向に接続
される。
【００５２】上記実施例は、本発明の構成の一例を示す
ものであり、開示された特定の内容に本発明を限定する
ものではない。例えば、上記実施例は、アドレス及びデ
ータが時分割で伝送されるマルチプレクスバスを構成例
として用いているが、本発明はこの方式に限定されるも
のではなく、アドレスバスとデータバスとが別個に設け
られる構成に適用することも可能である。本発明の開示
に基づけば、当業者はそのような構成を実施することが
可能である。
ものであり、開示された特定の内容に本発明を限定する
ものではない。例えば、上記実施例は、アドレス及びデ
ータが時分割で伝送されるマルチプレクスバスを構成例
として用いているが、本発明はこの方式に限定されるも
のではなく、アドレスバスとデータバスとが別個に設け
られる構成に適用することも可能である。本発明の開示
に基づけば、当業者はそのような構成を実施することが
可能である。
【００５３】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００５４】
【発明の効果】本発明においては、アドレスのラッチ・
デコーダ回路を一個所にまとめ、各機能ブロックごとに
アドレス・データバスを分割することで、回路規模を小
さくすることが出来る。また、バスの負荷を削減すると
共に、消費電流を小さくし、更にノイズを低減すること
が出来る。
デコーダ回路を一個所にまとめ、各機能ブロックごとに
アドレス・データバスを分割することで、回路規模を小
さくすることが出来る。また、バスの負荷を削減すると
共に、消費電流を小さくし、更にノイズを低減すること
が出来る。
【００５５】またバスが各機能ブロック毎に分割されて
いるので、空いているバスを使うことにより、機能ブロ
ック間転送を実行することが出来る。この際、転送先と
転送元の機能ブロックにライト信号とリード信号を同時
に供給することで、転送アクセス数を少なくして１アク
セスでの転送が可能になる。これにより、半導体装置に
おけるデータ転送速度及びデータ転送効率を向上させる
ことが出来る。
いるので、空いているバスを使うことにより、機能ブロ
ック間転送を実行することが出来る。この際、転送先と
転送元の機能ブロックにライト信号とリード信号を同時
に供給することで、転送アクセス数を少なくして１アク
セスでの転送が可能になる。これにより、半導体装置に
おけるデータ転送速度及びデータ転送効率を向上させる
ことが出来る。
【図１】従来の半導体装置の構成を示す図である。
【図２】本発明による半導体装置の構成を示すブロック
図である。
図である。
【図３】本発明における基本となるバス動作のタイミン
グを示すタイミング図である。
グを示すタイミング図である。
【図４】本発明による機能ブロック間でのデータ転送時
におけるバス動作のタイミングを示すタイミング図であ
る。
におけるバス動作のタイミングを示すタイミング図であ
る。
【図５】バス分割制御部の詳細な構成の一例を示す回路
図である。
図である。
【図６】デコーダ・制御信号生成回路の回路構成を示す
図である。
図である。
２１ バス制御部
２２ アドレス・データバス
２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ 機能ブロック
２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ 制御信号線
２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ データバス
２６ バス分割制御部
２７ 転送要求信号線
２８ 転送制御信号線
２９ 制御信号線
３１ ラッチ・デコーダ部
３２ バス分割部
フロントページの続き
(72)発明者 神間 博和
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
Ｆターム(参考） 5B015 HH01 HH03 JJ21 KB07 KB35
KB43
5B060 MB02
5B061 PP05 SS04
Claims (10)
- 【請求項１】複数の機能ブロックと、 該複数の機能ブロックに接続される別々の複数のバス
と、 該複数の機能ブロックに接続される別々の複数の制御信
号線と、 メインバスと、 該メインバスに接続されるバス制御部と、 該複数のバスと該メインバスの間に設けられ該バス制御
部から該メインバスへ送出される情報をデコードした結
果に基づいて該複数のバスの１つを該メインバスに接続
すると共に該複数の制御信号線の対応する制御信号線に
制御信号を送出することで該複数の機能ブロックの対応
する１つを制御するバス分割制御部を含むことを特徴と
する半導体装置。 - 【請求項２】該バス分割制御部は、 該バス制御部から該メインバスへ送出される情報をデコ
ードして該制御信号を生成するデコーダ部と、 該デコーダ部のデコード結果に応じて該複数のバスの１
つを該メインバスに接続するバス分割部を含むことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】該バス分割制御部は、該バス制御部から該
メインバスへ送出されるアドレス情報をデコードした結
果に基づいて該複数のバスの１つを該メインバスに接続
することを特徴とする請求項１記載の半導体装置。 - 【請求項４】該複数の機能ブロックのうち少なくとも２
つの機能ブロックは該複数のバスのうちで１つのバスを
共有し、該バス分割制御部は、転送要求信号を受け取る
と該転送要求信号に応答して該２つの機能ブロック間で
の該１つのバスを介した転送を制御することを特徴とす
る請求項１記載の半導体装置。 - 【請求項５】該バス分割制御部は、該２つの機能ブロッ
クの一方に対するライトイネーブル信号と他方に対する
リードイネーブル信号とを同時に送出することを特徴と
する請求項４記載の半導体装置。 - 【請求項６】該バス分割制御部は、転送要求信号に加え
て転送制御信号を受け取り該転送制御信号に応じて該２
つの機能ブロックのうちでの転送先と転送元とを決定す
ることを特徴とする請求項４記載の半導体装置。 - 【請求項７】該バス分割制御部は、該バス制御部から該
２つの機能ブロックの１つに対するアクセス要求があっ
た場合には、該アクセス要求を該転送要求信号に優先し
て処理することを特徴とする請求項４記載の半導体装
置。 - 【請求項８】該バス分割制御部は、該バス制御部から該
複数の機能ブロックのうち該２つの機能ブロック以外の
１つに対するアクセス要求があった場合には、該アクセ
ス要求を該転送要求信号と並行して処理することを特徴
とする請求項４記載の半導体装置。 - 【請求項９】該バス分割制御部は、該バス制御部から該
メインバスへ送出される情報をデコードした結果に基づ
いて該バス制御部からのリードアクセスかライトアクセ
スかを判断して、判断した結果に応じたアクセス方向に
該複数のバスの１つを該メインバスに接続することを特
徴とする請求項１記載の半導体装置。 - 【請求項１０】複数のバスと、 メインバスと、 該複数のバスと該メインバスの間に設けられ、該メイン
バス上の情報をデコードした結果に基づいて該複数のバ
スのうち第１のバスを該メインバスに接続するととも
に、該複数のバスのうち第２のバスに接続される２つの
機能ブロック間で転送を制御するバス分割制御部を含む
ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278603A JP4838458B2 (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
| US10/090,822 US7136956B2 (en) | 2001-09-13 | 2002-03-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278603A JP4838458B2 (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003085128A true JP2003085128A (ja) | 2003-03-20 |
| JP4838458B2 JP4838458B2 (ja) | 2011-12-14 |
Family
ID=19102944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278603A Expired - Lifetime JP4838458B2 (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7136956B2 (ja) |
| JP (1) | JP4838458B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048530A (ja) * | 2004-08-06 | 2006-02-16 | Fujitsu Ltd | バススイッチ回路及びバススイッチシステム |
| US20060129701A1 (en) * | 2004-12-15 | 2006-06-15 | Shekoufeh Qawami | Communicating an address to a memory device |
| US20080301352A1 (en) * | 2007-06-04 | 2008-12-04 | International Business Machines Corporation | Bus architecture |
| US7752353B2 (en) * | 2007-10-22 | 2010-07-06 | Sandisk Il Ltd. | Signaling an interrupt request through daisy chained devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680722A (en) * | 1979-12-06 | 1981-07-02 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor control system |
| JPS61262870A (ja) * | 1985-05-16 | 1986-11-20 | Mitsubishi Electric Corp | バス制御方式 |
| JPH05108553A (ja) * | 1991-10-21 | 1993-04-30 | Matsushita Electric Ind Co Ltd | バス結合装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862359A (en) * | 1995-12-04 | 1999-01-19 | Kabushiki Kaisha Toshiba | Data transfer bus including divisional buses connectable by bus switch circuit |
| JPH09218734A (ja) | 1995-12-04 | 1997-08-19 | Toshiba Corp | 低消費電力データ転送バス |
| AUPQ005099A0 (en) * | 1999-04-29 | 1999-05-20 | Canon Kabushiki Kaisha | Sequential bus architecture |
| US6662260B1 (en) * | 2000-03-28 | 2003-12-09 | Analog Devices, Inc. | Electronic circuits with dynamic bus partitioning |
-
2001
- 2001-09-13 JP JP2001278603A patent/JP4838458B2/ja not_active Expired - Lifetime
-
2002
- 2002-03-06 US US10/090,822 patent/US7136956B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680722A (en) * | 1979-12-06 | 1981-07-02 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor control system |
| JPS61262870A (ja) * | 1985-05-16 | 1986-11-20 | Mitsubishi Electric Corp | バス制御方式 |
| JPH05108553A (ja) * | 1991-10-21 | 1993-04-30 | Matsushita Electric Ind Co Ltd | バス結合装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030049897A1 (en) | 2003-03-13 |
| US7136956B2 (en) | 2006-11-14 |
| JP4838458B2 (ja) | 2011-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5935231A (en) | Bus system for use with information processing apparatus | |
| US7127563B2 (en) | Shared memory architecture | |
| US6334164B1 (en) | Bus system for use with information processing apparatus | |
| JP2002049576A (ja) | チップ搭載システムのためのバス・アーキテクチャ | |
| US20040215857A1 (en) | Multiprocessor system | |
| JPS6035696B2 (ja) | デ−タ処理装置における母線制御装置 | |
| JPH11143821A (ja) | コンピュータ・バス | |
| US5838995A (en) | System and method for high frequency operation of I/O bus | |
| JP4838458B2 (ja) | 半導体装置 | |
| US20040006664A1 (en) | System and method for efficient chip select expansion | |
| KR100487218B1 (ko) | 칩 내장형 버스를 인터페이스하기 위한 장치 및 방법 | |
| JP3422308B2 (ja) | データ処理装置 | |
| JPH06332796A (ja) | 回路基板制御装置 | |
| JP4102740B2 (ja) | 情報処理装置 | |
| JPH10198524A (ja) | ハードディスク制御装置 | |
| WO2001067271A1 (fr) | Dispositif de traitement d'informations | |
| JP3752478B2 (ja) | 情報処理装置 | |
| JP2820054B2 (ja) | バスインタフェース装置 | |
| KR940010807B1 (ko) | 정보처리장치용 버스시스템 및 정보처리 버스시스템 컨트롤러용 ic디바이스 | |
| CN115794712A (zh) | 一种支持x86架构的通用多主设备并行片内总线 | |
| JPH0561812A (ja) | 情報処理システム | |
| JPH05334234A (ja) | 高速ｄｍａ転送装置 | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| KR20000060513A (ko) | 인터페이스 장치 | |
| JPS62224849A (ja) | デ−タ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080704 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4838458 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |