JP2002049576A - チップ搭載システムのためのバス・アーキテクチャ - Google Patents

チップ搭載システムのためのバス・アーキテクチャ

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JP2002049576A
JP2002049576A JP2001176864A JP2001176864A JP2002049576A JP 2002049576 A JP2002049576 A JP 2002049576A JP 2001176864 A JP2001176864 A JP 2001176864A JP 2001176864 A JP2001176864 A JP 2001176864A JP 2002049576 A JP2002049576 A JP 2002049576A
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ロジャー・メイ
James Tyson
ジェイムズ・タイソン
Edward Flaherty
エドワード・フラハーティー
Mark Dickinson
マーク・ディッキンソン
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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Abstract

(57)【要約】 【課題】 様々な要素を統合的に集積させたシステム内
でクロック速度における差を気にせずに各要素間で通信
できるようにする。 【解決手段】 個別のバス・マスタのクロック周波数と
それらがアクセスするペリフェラルとを減結合するブリ
ッジを含む、１つのチップ上のシステムのための複数バ
ス・アーキテクチャ。各ブリッジは、それがインターフ
ェースするペリフェラルに対するアクセスを要求するシ
ステム内のすべてのバス・マスタとインターフェースす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル・シス
テムに関する。より詳細に述べれば、本発明は集積化さ
れたディジタル・システムのためのバス・アーキテクチ
ャに関する。
【０００２】
【従来の技術】ディジタル・システムは、その登場以
来、より高い集積化レベルへと進化を続けてきた。より
高い集積化は、システム設計者にいくつかの恩典をもた
らし、開発の低コスト化、設計サイクルの短縮、パフォ
ーマンスの向上、および一般的には省電力化がその例に
挙げられる。デバイス・レベルにおいては、この集積化
が、過去において複数の個別のデバイスによって実行さ
れていた機能を、より高機能、かつより高密度のデバイ
スに集積することによって達成される。それとは別に、
設計の柔軟性に対するニーズが、市場化の適時性を求め
る強い圧力およびシステム仕様の変更に起因して高まっ
ている。
【０００３】ディジタル・システムにおける心臓部は、
多くの場合、ＣＰＵとしても知られるマイクロプロセッ
サである。マイクロプロセッサは、１つの半導体チップ
上において実装された集積回路であり、通常は、各種ユ
ニットの中でも特に、命令実行ユニット、レジスタ・フ
ァイル、算術論理演算ユニット（ＡＬＵ）、乗算器等を
含んでいる。マイクロプロセッサは、ディジタル・シス
テムの中に見られ、パーソナル・コンピュータ等におい
ては命令実行用に、またほとんどのディジタル・デバイ
スにあってはそのオペレーションのコントロールに使用
することができる。
【０００４】マイクロプロセッサの発展には、もっとも
顕著なものとして２つの方向がある。一方はより高いパ
フォーマンスに向かう方向であり、他方は使用容易性を
追及する方向である。高パフォーマンス化の推進力は、
より広いデータ・パスとより長い命令を伴うマイクロプ
ロセッサを生み出した。より高い集積化もまた、今日の
マイクロプロセッサの多くがキャッシュ用のメモリ等の
オン−ボード構造を組み込まれているように、速度の向
上をもたらした。さらに、すべての半導体と同様に、マ
イクロプロセッサも、より望ましいクロック・レートお
よび、より効率的なロジック・オペレーションを通じて
より速い速度を可能にするアーキテクチャ上ならびにプ
ロセスのエンハンスメントからの恩典を得ている。
【０００５】ライフ・タイムを通じてシステム設計者の
ニーズを満たすために発展した別のディジタル・デバイ
スに、プログラマブル・ロジック・デバイス（ＰＬＤ）
がある。プログラマブル・ロジック・デバイスは、特定
のファンクションに拘束されないロジック・ファンクシ
ョンを有するロジック・エレメントである。むしろＰＬ
Ｄのロジック・ファンクションは、ユーザによってプロ
グラムされる。ＰＬＤは、カスタム集積回路の柔軟性と
ともに固定集積回路の利点を提供する。より大きな容量
ならびに高いパフォーマンスの需要は、より大きなＰＬ
Ｄデバイス、アーキテクチャの変更、およびプロセスの
改良によって満たされて来た。マイクロプロセッサの場
合と同様に、より高い集積化への道は、ＰＬＤアーキテ
クチャにも、それへのメモリ構造の組込をもたらしてい
る。
【０００６】
【発明が解決しようとする課題】システム設計の伝統的
なアプローチは、ボードのファンクションをその実行に
もっとも適したコンポーネントに分配するようにして、
ボード上の既製デバイスとマイクロプロセッサとを結合
することに関する。この方法は、簡単に思われるが、よ
り高いデバイス・レベルの集積化によって得られるべき
利点を無視している。より高いデバイス・レベルの集積
化においては、オン−チップ／オフ−チップの遅延の排
除がパフォーマンスを強化する。電力消費および全体的
な製造ならびに設計コストに改善が得られることも少な
からずある。しかしながら、集積化も、それ自体が問題
を有していなくはない。たとえば、マイクロプロセッサ
は、通常、ほかのエレメントより高いレートでクロック
されることから、クロック速度におけるこの差を解決す
る方法および装置が必要となっている。
【０００７】
【課題を解決するための手段】本発明の一実施態様によ
れば、シングル−チップ上に集積化されたシステムが開
示されている。このシステムは、組込みプロセッサ、再
プログラマブル・メモリ、プログラマブル・ロジック・
デバイス（たとえばＰＬＤ）および、隣接クロック・ド
メイン間の通信を可能にし、しかもＰＬＤ、再プログラ
マブル・メモリ、プロセッサ等の間の通信を可能にする
ブリッジを含む複数バス・アーキテクチャの組み合わせ
を含んでいる。
【０００８】本発明のバス・アーキテクチャは、特に、
複数バス・マスタ・システムとして具体化され、個別の
バス・マスタのクロック周波数を、それらがアクセスし
ているペリフェラルと減結合するブリッジを介して、シ
ステム内のすべてのペリフェラルの間の通信を可能にす
る。したがって、本発明のこのバス・アーキテクチャに
よれば、たとえばプロセッサのペリフェラルなどのシス
テム・コンポーネントとＰＬＤとがそれぞれの最適速度
で動作することが可能になる。
【０００９】本発明の第１の側面においては、１つの半
導体チップ上に集積化されたディジタル・システムが開
示されている。このシステムは、第１のクロック・ドメ
イン内の第１のバスに結合された１ないしは複数の第１
のバス・マスタ、第２のクロック・ドメイン内の第２の
バスに結合されたＰＬＤを含む。第１のバスと第２のバ
スの間には第１のブリッジが結合され、それが第１のク
ロック・ドメインと第２のクロック・ドメインを減結合
するように動作する。それに加えて、第１のバス上の１
ないしは複数のマスタが、第２のバス上の１ないしは複
数のスレーブと通信するように構成される。また第２の
バスが、ＰＬＤを含めていくつかのマスタを包含するこ
ともできる。
【００１０】本発明の第２の側面においては、１つの半
導体チップ上のディジタル・システムが、第１のバスに
結合された中央処理ユニット、第２のバスに結合された
プログラマブル・ロジック・デバイス、および第１のバ
スと第２のバスの間を結合するバス・ブリッジを備え
る。本発明のこの側面によれば、第１のバスが第１のク
ロック・ドメイン内において動作し、第２のバスが第２
のクロック・ドメイン内において動作する。
【００１１】本発明の第３の側面においては、１つの半
導体チップ上のディジタル・システムが、第１のバス・
クロック周波数によって定義される第１のクロック・ド
メイン内における第１のバスに結合された中央処理ユニ
ット（ＣＰＵ）；第２のバス・クロック周波数によって
定義される第２のクロック・ドメイン内における第２の
バスに結合された複数の電子デバイス；第１のバスと第
２のバスの間に結合され、第１のバス・クロック周波数
におけるＣＰＵと、第２のバス・クロック周波数におけ
る複数の電子デバイスの１つの間の通信を可能にするよ
うに動作するバス・ブリッジ；第３のクロック・ドメイ
ン内における第３のバスに結合されたプログラマブル・
ロジック・デバイス（ＰＬＤ）；および、第２のバスと
第３のバスの間に結合されたＰＬＤブリッジを備える。
【００１２】
【発明の実施の形態】以下に示す詳細な説明および添付
の図面は、本発明の本質および利点のより良い理解を提
供することになろう。
【００１３】図１は、本発明の具体化されたディジタル
・システムを示したブロック図である。このシステム
は、単一のボード、複数のボード、さらには複数の筐体
内にも実施することができる。図１は、プログラマブル
・ロジック・デバイス１０６が使用されているシステム
１０を示している。プログラマブル・ロジック・デバイ
スは、たとえばＡｌｔｅｒａ（オルテラ）のＭＡＸ（登
録商標）、ＦＬＥＸ（登録商標）、およびＡＰＥＸ（商
標）シリーズのＰＬＤによって代表される回路である。
【００１４】図１に示した特定の実施形態において半導
体デバイス１００はメモリ１０２とＩ／Ｏ １０４に結
合されている。また半導体デバイス１００は、プログラ
マブル・ロジック・デバイス（ＰＬＤ）１０６と各種の
コンポーネント、特にプロセッサ１０９を含む組込みロ
ジック１０７を包含している。このシステムは、ディジ
タル・コンピュータ・システム、ディジタル信号プロセ
ッシング・システム、専用ディジタル交換網、またはそ
の他のプロセッシング・システムとすることができる。
さらに、この種のシステムは、たとえば、純粋に例示の
みを目的として列挙するが、テレコミュニケーション・
システム、自動車システム、コントロール・システム、
コンシューマ・エレクトロニクス、パーソナル・コンピ
ュータその他等の各種広範な応用に向けて設計すること
ができる。
【００１５】図２を参照すると、本発明の一実施形態に
従った複数バス・アーキテクチャを有するシステム２０
のブロック図が示されている。このバス・アーキテクチ
ャは、バス・マスタ２００、２０１、２０２、ならびに
２０４を備え、それぞれが、システム内の１ないしは複
数のペリフェラル、たとえばメモリ２０６およびその他
のペリフェラル２０８〜２１６、たとえばＩ／Ｏデバイ
ス等とブリッジ２１８〜２２４を介して通信することが
できる。各バス・マスタの基本的な機能は、それに関連
付けされているバスのマネジメントおよびそのバスにい
ずれのデバイスがアクセスし得るかということのコント
ロールである。ブリッジ２１８〜２２４は、第１のクロ
ック・ドメイン内のバス・マスタと、第２のクロック・
ドメイン内のペリフェラルとの間の通信を可能にし、そ
の結果各ブリッジ上のコンポーネントは、個別の最適化
された速度で動作することが可能になる。ブリッジは、
好ましくは、第１のブリッジのクロック・レートにおい
てデータを受け入れ、第２のバスのクロック・レートに
おいて第２のバスにデータを出す先入れ先出し（ＦＩＦ
Ｏ）バッファを含むことによってこれを達成する。各バ
ス・マスタが異なるバス上の異なるペリフェラルにアク
セスしている間に、同時に、複数のバス・マスタが、バ
ス・アクセスのコンテンションの問題を招くことなく異
なるバス上の異なるペリフェラルと通信できるので、ブ
リッジ２１８〜２２４の使用によってシステム・パフォ
ーマンスの向上が導かれる。言い換えれば、本発明のこ
の実施形態は、プロセッシング・エレメント独自のクロ
ック・ドメイン２２６〜２３２にプロセッシング・エレ
メントを区分し、かつ、クロック・ドメイン２２６〜２
３２にわたってバス上の他のデバイスとの通信を可能に
するブリッジ２１８〜２２４を提供する。その上、シス
テム２０のバス・アーキテクチャは、複数のバス・マス
タ、たとえばバス・マスタ２００と２０２による同一バ
スの共有に適合する充分な柔軟性を有する。唯一の条件
は、これらのバス・マスタが同一周波数で動作すること
である。各クロック・ドメインは、独立したクロック・
ソースから導くことも可能であり、また１ないしは複数
のクロック・ソースの分周から導くことも可能である。
図２の実施形態においては、特定数のバス・マスタおよ
びペリフェラル・デバイスが示されているが、この数は
例示に過ぎず、任意数のバス・マスタ、バス、ブリッジ
およびペリフェラルを有する設計が可能であり、したが
ってそれが本発明の範囲に含まれることを理解する必要
がある。
【００１６】図３は、図２に示した複数バス・アーキテ
クチャの実装例を示した組込みロジックの一部である。
ペリフェラルに対するアクセスは、２ないしはそれ以上
のバスを含むバス構造によって接続された多数のバス・
マスタによってコントロールされる。次に、それについ
ての詳細を説明する。例示したこの実装には、プロセッ
サ３００、ＰＬＤマスタ３０２およびコンフィグレーシ
ョン・ロジック３０４を含む３つのバス・マスタが存在
する。これらのバス・マスタ３００〜３０４は、アドレ
スおよびコントロール情報を提供することによって、読
み出しおよび書き込みオペレーションを開始することが
できる。プロセッサ３００は、第１のバス３０６（たと
えば、３２ビットＡＨＢバス）に接続されている。第１
のバス３０６には、さらに同期型ダイナミック・ランダ
ム・アクセス・メモリ（ＳＤＲＡＭ）コントローラ３３
０、オン−チップ・スタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）（シングル・ポート３１０および
デュアル・ポート３１２）、プロセッサ専用ペリフェラ
ル、たとえば、ほかのペリフェラルからの割り込み信号
を受け取り、プロセッサ３００に信号をレポートする割
り込みコントローラ３１４、および、たとえばプロセッ
サ３００内の特定のロジック状態が所定時間内にトグル
しない場合にシステムをリセットさせるように機能する
ワッチドッグ・タイマ３１６といった１ないしは複数の
ペリフェラル・デバイスも接続されている。機能テスト
のためにテスト・インターフェース・コントローラ（Ｔ
ＩＣ）３１８を第１のバス３０６に接続することもでき
る。
【００１７】そのほかのバス・マスタ、すなわちこの例
においてはＰＬＤマスタ３０２およびコンフィグレーシ
ョン・ロジック３０４は第２のバス３０７を共有する。
第２のバス３０７は、前述した第１のバス３０６に接続
されているプロセッサ３００に必要となるメモリ・アク
セス速度より低い、ＰＬＤマスタ３０２およびコンフィ
グレーション・ロジック３０４によるメモリ・アクセス
速度の提供が可能な、たとえば標準の３２ビットＡＨＢ
バスとすることができる。同様に、比較的大きな待ち時
間許容度を伴ってアクセス可能なペリフェラルを第２の
バス３０７に接続することができる。第２のバス３０７
に接続されるモジュールとしては、たとえば、ユニバー
サル非同期トランシーバ（ＵＡＲＴ）３２０、バス拡張
３２２、タイマ３２４、クロック・ジェネレータ３２
６、リセット／モード・コントローラ３２８、外部ＳＤ
ＲＡＭをコントロールするためのＳＤＲＡＭメモリ・コ
ントローラ３３０、および、シングルおよびデュアル・
オン−チップ・スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）３１０および３１２が挙げられる。バ
ス拡張３２２は、主として外部メモリ、たとえばプロセ
ッサ３００のブートが可能なフラッシュ・メモリに接続
するために使用される。クロック・ジェネレータ３２６
は、好ましくはプログラマブルとし、それにより第２の
バス３０７用に希望するクロック周波数をセットするこ
とができる。シングルおよびデュアルＳＲＡＭ ３１０
および３１２は、それぞれが独自のバス仲裁を有する複
数のブロックに分割されることがある（たとえば図４に
示すように２分割）。分割は、第１のバス３０６および
第２のバス３０７上のバス・マスタによる異なるブロッ
クに対する同時アクセスを可能にする。第２のバス３０
７は、ＰＬＤスレーブ・ブリッジ３３２およびＰＬＤマ
スタ・ブリッジ３３４にも接続され、それぞれは、（図
３には示していない）第３のバス３３６および第４のバ
ス３３８をそれぞれ介してシステム内のＰＬＤとインタ
ーフェースする。第３のバス３３６および第４のバス３
３８は、たとえば標準３２ビットＡＨＢバスとすること
ができる。これに代えて、ＰＬＤから、およびそれに向
かうブリッジを単一デバイスに構成してもよい。この特
定の実施形態においては、ＰＬＤを、たとえば、Ａｌｔ
ｅｒａＣｏｒｐｏｒａｔｉｏｎ（オルテラ・コーポレー
ション）によって製造されているＡＰＥＸ（商標）２０
ＫＥとすることが可能であり、それについては、本明細
書にも参照を通じて採り入れているＡｌｔｅｒａ Ｄａ
ｔａ Ｂｏｏｋ（オルテラ・データ・ブック）（１９９
９年）に解説されている。
【００１８】図４に、第１のバス３０６を詳細に示す。
第１のバス３０６は、たとえば専用位相ロック・ループ
（ＰＬＬ）によってクロックされ、プロセッサ３００に
よる最大可能パフォーマンスの達成を可能にする。クロ
ック周波数は、クロック・ジェネレータ・モジュール３
２６に対して書き込みを行うことによる選択可能なもの
とすることができる。アドレス・デコーダ４４０は、各
種モジュールのメモリ・マップに従って、バス・ブリッ
ジ３２５、ＳＤＲＡＭメモリ・コントローラ３３０、オ
ン−チップＳＲＡＭ ３１０および３１２、割り込みコ
ントローラ３１４およびワッチドッグ・タイマ３１６を
選択する。アドレス・デコーダ４４０は、第２のバス３
０７上のメモリ・マップ・レジスタ（図３には示してい
ない）内にエンコードされているアドレス情報と、プロ
セッサ３００により出力されたアドレスとを比較するこ
とによって、これらのエレメントの１つを選択する。プ
ロセッサ３００によるアドレス出力が第１のバス３０６
上にあるエレメントのいずれか１つのアドレス範囲内で
あれば、対応するエレメント用の選択ラインがアクティ
ブ化される。排他的に第１のバス３０６と結合されたエ
レメント（たとえば、メモリ・コントローラ３３０、割
り込みコントローラ３１４、ワッチドッグ・タイマ３１
６）に対して、もしくはＳＲＡＭ ３１０または３１２
に対してアクセスがなされていないときには、バス・ブ
リッジ３２５を介して第２のバス３０７上のエレメント
にアクセスが向けられる。
【００１９】図５は、図２の第２のバス３０７を詳細に
示している。第２のバス３０７は、たとえば第１のバス
３０６をクロックしているクロックの分周バージョンに
よりクロックしてもよく、それにかえて第１のバス・ク
ロックと無関係なクロックをもちいてクロックしてもよ
い。この周波数を選択するためのレジスタがクロック・
ジェネレータ・モジュール３２６内に備えられている。
アドレス・デコーダ４４０は、システムのメモリ・マッ
プに従って、ＳＤＲＡＭメモリ・コントローラ３３０、
バス拡張３２２、オン−チップＳＲＡＭ３１０および３
１２、ＵＡＲＴ３２０、クロック・ジェネレータ３２
６、タイマ３２４、リセット／モード・コントローラ３
２８、ＰＬＤスレーブ・ブリッジ３３２等の選択を行
う。リセット／モード・コントローラ３２８は、システ
ムのリセットおよびそのオペレーション・モードのコン
トロールを行う。また、システムに関するメモリ・マッ
プを構成するためにユーザがアクセスできるメモリ・マ
ップ・レジスタを含んでいてもよい。さらに第２のバス
３０７は、アービタ５４２を備え、第２のバス３０７に
対するアクセスをＰＬＤマスタ３０２もしくはコンフィ
グレーション・ロジック３０４のうちのいずれのバス・
マスタが有するか、あるいは第１のバス３０６上のバス
・マスタが有するか（バス・ブリッジ３２５を介して）
ということを決定する。
【００２０】第１のバス３０６および第２のバス３０７
は、バス・ブリッジ３２５によって互いに結合されてい
る。ＰＬＤマスタ・ブリッジ３３４およびＰＬＤスレー
ブ・ブリッジ３３２は、実質的にバス・ブリッジ３２５
と同一であり、選択されているアドレス・デコーディン
グ・スキームおよびバス構造に関連したわずかな相違が
あるだけである。一実施形態におけるブリッジ６０を図
６に示す。トランザクションのオリジネーティング・バ
ス６００がこのブリッジのスレーブ６０２に接続されて
おり、一方、このブリッジのマスタ６０４にはデスティ
ネーション・バス６０６が接続されている。ブリッジ６
０は、同期ロジック６０８を含んでおり、それによって
マスタおよびスレーブのインターフェースが、異なるク
ロック・ドメイン内に常駐することが可能になる。ブリ
ッジ６０のマスタおよびスレーブのインターフェース
は、互いに同期、または非同期とすることができる。同
期とする場合には、同期ロジック６０８をバイパスする
ようにブリッジ６０を構成することにより、ブリッジ６
０を介した待ち時間を短縮することができる。
【００２１】書き込みバッファ６１０は、スレーブ・イ
ンターフェースからポスティングされた書き込みデータ
のバーストを受け付けるように構成されている。好まし
くは、バス・プロトコルが書き込みデータのいくつかの
伝送の連結を可能にするものとし、それによってバスの
パフォーマンスを向上させることができる。データの受
け入れのためにバッファ・エントリが解放されている限
り、待機状態が差し込まれることはない。書き込み要求
は、スレーブ・インターフェースによって生成され、マ
スタ・クロック・ドメインと同期される。マスタ６０４
は、書き込みバッファ６１０からのデータのデキューを
行い、デスティネーション・バス６０６に書き出した
後、スレーブ６０２に対して肯定応答信号をアサートし
て、スレーブ６０２による再使用のためにバッファ・エ
ントリが解放されたことを示す。スレーブ６０２に対し
て肯定応答を返す上では、スレーブおよびマスタのクロ
ック・ドメインにおけるクロック周波数の相違が考慮さ
れる。書き込みポスティングを伴わない場合、たとえば
図３に示した場合のようにマスタ６０４が第１のバス３
０６上のプロセッサ３００であり、スレーブ６０２が第
２のバス３０７上のスレーブの１つであるとすれば、プ
ロセッサは、各単一の伝送が完了するまで、次の伝送を
待機しなければならない。プロセッサ３００は、通常、
第２のバス３０７上のスレーブより高い周波数において
動作していることから、書き込みポスティングは、プロ
セッサ３００がその最適速度において動作することを可
能にする。例示の実施形態においては、書き込みポステ
ィングが２つのバスの間に結合されたブリッジのアクシ
ョンによってコントロールされる。好ましくは、各ブリ
ッジが先入れ先出し（ＦＩＦＯ）を含む。それは第１の
ブリッジのクロック・レートにおいてデータを受け入
れ、それをバッファし、第２のバスのクロック・レート
において第２のバッファに書き出すものである。つまり
ＦＩＦＯは、プロセッサ３００による、たとえば独自の
最適クロック・レートにおける次のアクションの実行を
可能にし、第２のバス３０７に対するデータの書き込み
待ちが強いられることによる停止をもたらさない。
【００２２】読み出しトランザクションによって選択さ
れると、スレーブ６０２は、マスタ・クロック・ドメイ
ンに同期した読み出し要求をアサートする。マスタ６０
４は、読み出しトランザクションを実行し（読み出しバ
ッファ６１２がイネーブルであればそれを満たすデータ
のプリフェッチを行い）、データが有効になる時期を示
す肯定応答信号をアサートする。読み出しバッファのタ
グは、トランザクションのステータス（たとえば「ＯＫ
（オーケー）、「ＥＲＲＯＲ（エラー）」、「ＲＥＴＲ
Ｙ（リトライ）」）を返すために使用される。
【００２３】スレーブ・インターフェースは、ブリッジ
・ステータス・レジスタおよびアドレス・ステータス・
レジスタ（図６には示されていない）に対するアクセス
も提供する。これらのレジスタは、「ＥＲＲＯＲ（エラ
ー）」応答を招き、デスティネーション・バスに関する
仲裁ができなかった、あるいは「ＲＥＴＲＹ（リトラ
イ）」応答を有するアクセスを完了できなかったとい
う、ポスティングされた書き込みトランザクションに関
連する情報を含む。スレーブ６０２は、伝送が保留され
ていることを示したとき、マスタ６０４は、アドレスお
よびコントロール情報を使用してデスティネーション・
バス６０６上において要求されたトランザクションを実
行する。マスタ６０４は、読み出しバッファ６１２内に
それを受け取るための解放されたエントリがある場合
に、デスティネーション・バス６０６からデータの読み
出しだけを行う。解放されたエントリがまったくない場
合には、マスタ６０４は、「ＢＵＳＹ（ビジー）」サイ
クルを差し込む。同様に、書き込みトランザクションの
間、書き込みバッファ６１０からの有効なデータが存在
しなければ、マスタ６０４は、「ＢＵＳＹ（ビジー）」
サイクルを差し込む。
【００２４】結論を述べれば、本件明細書は、本発明の
バス・アーキテクチャを開示しており、特に、個別のバ
ス・マスタのクロック周波数とそれらがアクセスするペ
リフェラルとを減結合するブリッジを介して、システム
内のすべてのペリフェラルの間の通信を可能にする複数
バス・マスタ・システムを具体化している。つまり、本
発明のバス・アーキテクチャは、各種のシステム・ユニ
ットがそれぞれの最適速度で動作することを可能にし、
バスのコンテンションを抑える。
【００２５】好ましい実施形態を例示した以上の説明
は、説明の目的で示したものである。それが網羅的であ
ること、ないしは本発明をここに説明した厳格な形に限
定することはその意図になく、上記の教示に照らして修
正および変形は可能である。つまり、本発明の真の範囲
ならびに精神は、そこにあるのではなく、特許請求の範
囲およびその等価概念によって示される。
【図面の簡単な説明】
【図１】プログラマブル・ロジック集積回路を伴うディ
ジタル・システムのブロック図である。
【図２】本発明の一実施形態に従ったディジタル・シス
テムのブロック図である。
【図３】本発明の一実施形態に従った複数バス・アーキ
テクチャを有するシステムのブロック図である。
【図４】図３の第１のバスの一例を詳細に示したブロッ
ク図であり、本発明の一実施形態に従った、一例のコン
ポーネントおよびペリフェラルに対する接続を示す。
【図５】図３の第２のバスの一例を詳細に示したブロッ
ク図であり、本発明の一実施形態に従った、一例のコン
ポーネントおよびペリフェラルに対する接続を示す。
【図６】本発明の一実施形態に従ったブリッジの一例を
示したブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード・フラハーティー イギリス国・オーエックス13 ５エイワ イ・キングストン バグピュイズ・ライム ズ コッテージ・（番地なし) (72)発明者 マーク・ディッキンソン イギリス国・バッキンガムシア・ブリル・ （番地なし) Ｆターム(参考） 5B061 FF01 FF04 5B077 GG36

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 １つの半導体チップ上に集積化されたシ
    ステムであって：第１のクロック・ドメイン内の第１の
    バスに結合される１ないしは複数の第１のバス・マス
    タ；第２のクロック・ドメイン内の第２のバスに結合さ
    れるプログラマブル・ロジック・デバイス；前記第１の
    バスと前記第２のバスの間に結合され、前記第１のクロ
    ック・ドメインと前記第２のクロック・ドメインを減結
    合するように機能する第１のブリッジ；を包含すること
    を特徴とするシステム。
  2. 【請求項２】 前記第１のバス・マスタの１つは、中央
    処理ユニットを構成することを特徴とする前記請求項１
    記載のシステム。
  3. 【請求項３】 前記１ないしは複数の第１のバス・マス
    タは、前記第１のブリッジを介して、前記第２のバスに
    結合された１ないしは複数の第２のバス・スレーブと通
    信するように構成されていることを特徴とする前記請求
    項１記載のシステム。
  4. 【請求項４】 前記プログラマブル・ロジック・デバイ
    スは、第２のバス・マスタを構成することを特徴とする
    前記請求項１記載のシステム。
  5. 【請求項５】 さらに、前記第２のバスと前記第２のバ
    ス・マスタの間に結合された第２のバス・ブリッジを包
    含することを特徴とする前記請求項４記載のシステム。
  6. 【請求項６】 さらに、前記第２のバスに結合された複
    数の第２のバス・マスタを包含することを特徴とする前
    記請求項１記載のシステム。
  7. 【請求項７】 １つの半導体チップ上のディジタル・シ
    ステムであって：第１のバスに結合された中央処理ユニ
    ット（ＣＰＵ）；第２のバスに結合されたプログラマブ
    ル・ロジック・デバイス（ＰＬＤ）；および、 前記第１のバスと前記第２のバスの間に結合されたバス
    ・ブリッジ；を包含することを特徴とするディジタル・
    システム。
  8. 【請求項８】 前記第１のバスは第１のクロック・ドメ
    イン内で動作し、かつ前記第２のバスは第２のクロック
    ・ドメイン内で動作することを特徴とする前記請求項７
    記載のディジタル・システム。
  9. 【請求項９】 前記第１のクロック・ドメインは、前記
    第２のクロック・ドメインの第２のクロック周波数特性
    より高い第１のクロック周波数であることを特徴とする
    前記請求項８記載のディジタル・システム。
  10. 【請求項１０】 前記第１のクロック周波数および前記
    第２のクロック周波数のいずれかもしくは両方がプログ
    ラマブルであることを特徴とする前記請求項８記載のデ
    ィジタル・システム。
  11. 【請求項１１】 １つの半導体チップ上のディジタル・
    システムであって：第１のクロック周波数によって定義
    される第１のクロック・ドメイン内で第１のバスに結合
    された中央処理ユニット（ＣＰＵ）；第２のクロック周
    波数によって定義される第２のクロック・ドメイン内で
    第２のバスに結合された複数の電子デバイス；前記第１
    のバスと前記第２のバスの間に結合され、前記第１のバ
    ス・クロック周波数における前記ＣＰＵと、前記第２の
    バス・クロック周波数における前記複数の電子デバイス
    の１つとの間の通信を可能にするように動作するバス・
    ブリッジ；第３のクロック・ドメイン内における第３の
    バスに結合されたプログラマブル・ロジック・デバイス
    （ＰＬＤ）；および前記第２のバスと前記第３のバスの
    間に結合されたＰＬＤブリッジ；を包含することを特徴
    とするディジタル・システム。
  12. 【請求項１２】 第１のクロック・ドメイン内で動作す
    る第１の回路；前記第１の回路に結合され、情報を伝送
    するように構成された第１の通信メディア；第２のクロ
    ック・ドメイン内で動作する第２の回路；前記第２の回
    路および前記第１の通信メディアに結合された第２の通
    信メディアであって、情報を伝送するように構成された
    第２の通信メディア；および、 前記第１および第２の通信メディアに結合され、前記第
    １および第２の回路の間の通信を提供するように構成さ
    れた通信回路；を包含することを特徴とするデバイス。
  13. 【請求項１３】 前記デバイスは、１つの集積回路上に
    配置された複数の回路を含むことを特徴とする前記請求
    項１２記載のデバイス。
  14. 【請求項１４】 前記第１の回路はプロセッサであるこ
    とを特徴とする前記請求項１２記載のデバイス。
  15. 【請求項１５】 前記第１のクロック・ドメインは、第
    １のプログラマブル・クロック周波数を提供することを
    特徴とする前記請求項１２記載のデバイス。
  16. 【請求項１６】 前記第１のプログラマブル・クロック
    周波数は、選択的にプログラムできることを特徴とする
    前記請求項１５記載のデバイス。
  17. 【請求項１７】 前記第１の通信メディアは、バスであ
    ることを特徴とする前記請求項１２記載のデバイス。
  18. 【請求項１８】 前記情報は、データを含むことを特徴
    とする前記請求項１２記載のデバイス。
  19. 【請求項１９】 前記情報は、コントロール信号を含む
    ことを特徴とする前記請求項１２記載のデバイス。
  20. 【請求項２０】 前記第２の回路は、プログラマブル・
    ロジック・デバイスであることを特徴とする前記請求項
    １２記載のデバイス。
  21. 【請求項２１】 前記プログラマブル・ロジック・デバ
    イスは、さらに：多次元配列に構成された少なくとも１
    つのプログラマブル回路を有する複数のロジック・セ
    ル；および、 前記複数のロジック・セルに結合され、前記複数のロジ
    ック・セルの間において情報を伝送するように構成され
    た少なくとも１つのインターコネクタ；を含むことを特
    徴とする前記請求項２０記載のデバイス。
  22. 【請求項２２】 前記第２のクロック・ドメインは、第
    ２のプログラマブル・クロック周波数を含むことを特徴
    とする前記請求項１２記載のデバイス。
  23. 【請求項２３】 前記第１のプログラマブル・クロック
    周波数は、前記第２のプログラマブル・クロック周波数
    と同一の周波数を有することを特徴とする前記請求項２
    ２記載のデバイス。
  24. 【請求項２４】 前記通信回路は、バス・ブリッジであ
    ることを特徴とする前記請求項１２記載のデバイス。
  25. 【請求項２５】 前記バス・ブリッジは、前記第１およ
    び第２のクロック・ドメインの間において情報を伝送す
    ることを特徴とする前記請求項２４記載のデバイス。
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