KR102368600B1

KR102368600B1 - 이종망 데이터 전송이 가능한 i2c 통신 고속화 시스템

Info

Publication number: KR102368600B1
Application number: KR1020170067679A
Authority: KR
Inventors: 박태환; 배민정; 정규현
Original assignee: 현대자동차주식회사; 기아 주식회사
Priority date: 2017-05-31
Filing date: 2017-05-31
Publication date: 2022-03-02
Also published as: KR20180131095A

Abstract

본 발명은 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해 미리 ACK 신호를 전송하여 시간 지연 없이 Write 동작을 수행하는 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템 및 그 제어방법에 관한 것이다. 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템은, 제1 마스터 디바이스; 상기 제1 마스터 디바이스와 제1 버스를 통해 연결되는 제1 슬레이브 디바이스; 및 상기 제1 슬레이브 디바이스와 제2 버스를 통해 연결되고, 제3 버스를 통해 적어도 하나의 제2 슬레이브 디바이스와 연결되는 제2 마스터 디바이스;를 포함할 수 있다. 여기서 상기 제1 마스터 디바이스가 상기 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스로 전송될 복수의 데이터를 전송하는 경우, 상기 제1 슬레이브 디바이스는, 상기 제1 마스터 디바이스로부터 상기 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하면 상기 제1 데이터에 대한 제1 ACK을 상기 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하고 상기 제2 버스를 통해 상기 제2 마스터 디바이스로 상기 제1 데이터를 전송하며, 상기 제1 마스터 디바이스는, 상기 제1 ACK을 수신하는 경우 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송할 수 있다.

Description

이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템{I2C SPEED-UP COMMUNICATION SYSTEM AND CONTROLLING METHOD FOR TRANSMITTING DATA USING HETEROGENEOUS PROTOCOLS}

본 발명은 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해 미리 ACK 신호를 전송하여 시간 지연 없이 Write 동작을 수행하는 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템 및 그 제어방법에 관한 것이다.

I2C(Inter Integrated Circuit) 버스(BUS)는 전장 부품간의 디지털 통신을 위한 버스 프로토콜로 부품간의 정보를 주고 받기 위해서 널리 쓰이는 프로토콜이다. 이러한 I2C의 제어방식은 1대1 통신이 아니라 버스구조의 다중 통신으로 표준 100kbps, 고속(fast)모드에서 400kbps속도까지 가능하다.

I2C 버스는 직렬버스로 2 개의 신호선에 의하여 디바이스간 통신을 하게 된다. 이를 도 1을 참조하여 설명한다.

도 1은 일반적인 I2C 버스 시스템의 회로 구성을 설명하기 위한 도면이다.

일반적으로 I2C 버스 프로토콜은 마스터(Master) 디바이스(130)와 고유의 주소를 갖고 있는 다수의 슬레이브(Slave) 디바이스(140, 150)들 사이에 클럭선(SCL: Serial Clock Line, 110) 과 데이터선(SDA: Serial Data Line, 120)의 2 개의 신호선으로 연결되어 있는 구조이다. 여기서, 마스터 디바이스(130)는 데이터를 컨트롤 하고, 다수의 슬레이브 디바이스(140, 150)들은 상기 마스터 디바이스(130)의 제어를 받는다.

또한, 상기 클럭선(SCL, 110) 과 데이터선(SDA, 120)은 각각 트랜지스터(transistor) 또는 풀업 저항(pull-up resistor)으로 구동하는 저항(160, 170)을 거쳐 VDD(Voltage Drain Drain)와 연결된다.

I2C 버스의 신호 구동 자체는 OPEN-COLLECTOR 형식으로, 로직 ‘0’에 대해서 트랜지스터(transistor)로 구동을 하고, 로직 ‘1’에 대해서는 풀업 저항(pull-up resistor)으로 구동한다. 이러한 I2C 버스의 신호 구동에 관한 자세한 내용은 도 2를 참조하여 설명한다.

도 2는 일반적인 I2C 버스 시스템의 신호 구성 및 데이터 전송 절차를 설명하기 위한 도면이다.

I2C 신호는 하나의 어드레스와 한 개 이상의 데이터로 구성이 되어 있다. 일반적으로 어드레스는 7 비트의 ADDRESS(220), 1 비트의 R/W(230) 및 1 비트의 ACK(240)로 구성되고, 데이터는 8 비트의 DATA(250), 1 비트의 ACK(260)으로 구성된다.

R/W(읽기/쓰기)는 마스터 디바이스가 슬레이브 디바이스에게 데이터를 전송하기 위한 것인지(쓰기: Write), 데이터를 전송받기 위한 것인지(읽기: Read) 슬레이브 디바이스가 판별할 수 있게 해주는 신호이다.

ACK(ACKnowledge, 260, 280)은 슬레이브 디바이스가 정상 수신할 때 반송하는 신호이다.

I2C 통신의 데이터 전송절차는 도 2에 도시한 바와 같이, 시작(S: START condition, 210)-슬레이브 어드레스(ADDRESS, 220)-R/W(Read/Write, 230)-ACK(ACKnowledge, 240)-데이터(DATA, 250)-ACK(ACKnowledge, 260)-끝(P: STOP condition, 270)으로 진행된다.

먼저, 마스터 디바이스가 데이터 전송 개시를 알리는 START 신호(210)를 I2C 버스상에 송신하며, 송신 대상이 되는 타겟 슬레이브 디바이스의 고유 어드레스(220)를 I2C 버스상에 송신한다.

이어서, 상기 고유 어드레스(220)에 해당하는 타겟 슬레이브 디바이스는 정상적인 수신을 알리는 ACK(240) 신호를 I2C 버스 상에 송신한다.

그 다음, ACK(240) 신호를 수신한 마스터 디바이스는 타겟 슬레이브 디바이스로 향하는 데이터(250)를 I2C 버스 상에 송신한다.

이후, 타겟 슬레이브 디바이스는 데이터(250)를 수신하면, 이의 정상적인 수신을 알리는 ACK(260) 신호를 I2C 버스 상에 송신한다.

마스터는 ACK(260) 신호를 수신한 후, 데이터 전송 종료를 알리는 STOP 신호(270)를 I2C 버스 상에 송신한다.

즉, I2C에 연결되어 있는 버스 슬레이브 디바이스들은 고유의 I2C 어드레스로 구분이 되어, 자기 어드레스에 해당하는 어드레스 신호를 감지하면 그 다음 데이터에 대해서는 해당 슬레이브 디바이스가 대응을 하게 된다.

어드레스는 마스터 디바이스가 생성하며, 데이터는 ⅰ.쓰기(Write)일 경우 마스터 디바이스가 DATA를 생성하고 슬레이브 디바이스가 ACK을 보내며 ⅱ.읽기(Read)일 경우 슬레이브 디바이스가 DATA를 생성하고 마스터 디바이스가 ACK을 보낸다.

I2C는 2개의 신호선(클럭선, 데이터선)만으로 여러 개의 마스터 디바이스와 슬레이브 디바이스를 지원하는 구조로 되어 있어, 제어기 내부의 반도체 부품 간의 데이터 통신을 위해 많이 쓰이고 있다.

뿐만 아니라, 다른 고속 전송 프로토콜에 실려서 전송된 후 해당 수신부 내부의 로컬 I2C 버스에도 전송이 될 수 있다. 이러한 이종망으로 연결된 I2C 버스 간의 데이터 전송은 도 3을 참조하여 설명한다.

도 3은 일반적인 경우 이종망으로 연결된 I2C 버스 간의 데이터 전송을 나타내는 도면이다.

M0 마스터 디바이스(311)는 도메인 1(310)의 로컬 슬레이브 디바이스인 S1 내지 S3(312) 뿐만 아니라, 다른 프로토콜(340)과 M1 마스터 디바이스(321)을 통해서 도메인 2(320)의 로컬 슬레이브 디바이스인 S4 내지 S6(322)까지 Read/Write 동작을 수행할 수 있다.

예를 들어, AVM 모듈(360)은 1.5Gbps의 직렬 전송 프로토콜인 LVDS 전송 매체(390)를 통해서 카메라 모듈(370)과 연결이 되어 있는데, LVDS 전송 매체(390)에 I2C 정보를 실어서 카메라 내부의 센서나 MCU 등의 부품들을 I2C로 제어(380) 할 수 있다. 즉, LVDS 전송매체(390)는 LVDS 송신부가 I2C 신호를 받아서 LVDS로 전송한 후, LVDS 수신부의 I2C에 연결되어 있는 카메라 모듈(370)을 제어함으로써 수행한다.

하지만, 이와 같이 다른 프로토콜을 거쳐 Write 동작을 수행하는 경우 I2C 통신 특성상 수신부로부터 ACK 신호를 받은 이후, 다음 DATA나 새로운 ADDRESS 단계로 넘어가게 되는데, 이로 인해 전체적인 I2C 속도는 반으로 줄어들게 된다. 이에 관한 자세한 설명은 도 4를 참조한다.

도 4는 일반적인 경우 이종망으로 연결된 I2C 버스 간의 데이터 전송 속도 및 마스터 디바이스가 타켓 슬레이브 디바이스에 데이터를 전송하는 동작을 나타내는 도면이다.

도 4를 참조하면, 먼저 제1 마스터 디바이스(411)는 송신 대상이 되는 타겟 슬레이브 디바이스(422)의 고유 어드레스(441)를 I2C 버스상에 송신한다(442).

이어서, 타겟 슬레이브 디바이스(422)가 LVDS 전송매체(430)를 통해 자기 고유의 어드레스 신호를 감지하면(443), ACK 신호를 I2C 버스상에 송신하고(444), 제1 마스터 디바이스(411)는 LVDS 전송매체(430)를 통해 상기 ACK(446) 신호를 수신한다(445).

그 다음, ACK(446) 신호를 수신한 제1 마스터 디바이스(411)는 타겟 슬레이브 디바이스(422)로 향하는 데이터(451)를 I2C 버스 상에 송신한다.

이와 같이, ACK 신호를 받은 이후 다음 단계(데이터 전송 또는 새로운 어드레스 할당)로 넘어가는 I2C 통신 특성상, 제1 마스터 디바이스(411)가 다른 프로토콜을 거쳐 타겟 슬레이브 디바이스(422)를 제어하는 Write 동작을 수행하는 경우, 고유 어드레스(440)를 I2C 버스상에 송신하고 ACK(446) 신호를 수신하는 사이에 시간 지연이 필연적으로 발생한다(440).

특히나, 마스터 디바이스가 슬레이브 디바이스에 초기화 단계에서 많은 데이터를 전송하는 동작(Write 동작)을 수행한 이후, 동작 현황을 모니터링(Read 동작) 하는 경우가 많고, 카메라 영상 시스템의 경우 부팅 시간이 문제가 되기 때문에 이를 줄일 수 있는 방안이 필요하다.

본 발명은 이종망으로 분리된 I2C 버스 구조에서 보다 효율적인 데이터 전송이 가능한 통신 고속화 시스템 및 그 제어방법을 제공하는데 그 목적이 있다.

특히, 본 발명은 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해 미리 ACK 신호를 전송하여 시간 지연 없이 Write 동작을 수행하는 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템 및 그 제어방법을 제공하는데 그 목적이 있다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템은, 제1 마스터 디바이스; 상기 제1 마스터 디바이스와 제1 버스를 통해 연결되는 제1 슬레이브 디바이스; 및 상기 제1 슬레이브 디바이스와 제2 버스를 통해 연결되고, 제3 버스를 통해 적어도 하나의 제2 슬레이브 디바이스와 연결되는 제2 마스터 디바이스;를 포함할 수 있다. 여기서 상기 제1 마스터 디바이스가 상기 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스로 전송될 복수의 데이터를 전송하는 경우, 상기 제1 슬레이브 디바이스는, 상기 제1 마스터 디바이스로부터 상기 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하면 상기 제1 데이터에 대한 제1 ACK을 상기 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하고 상기 제2 버스를 통해 상기 제2 마스터 디바이스로 상기 제1 데이터를 전송하며, 상기 제1 마스터 디바이스는, 상기 제1 ACK을 수신하는 경우 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송할 수 있다.

또한, 상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법은, 제1 슬레이브 디바이스는 제1 버스를 통해 연결된 제1 마스터 디바이스로부터 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하는 단계; 상기 제1 슬레이브 디바이스는 상기 제1 데이터에 대한 제1 ACK을 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하는 단계; 상기 제1 슬레이브 디바이스는 제2 버스를 통해 제2 마스터 디바이스로 상기 제1 데이터를 전송하는 단계; 및 상기 제1 마스터 디바이스는 제1 ACK을 수신하는 경우, 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송하는 단계;를 포함할 수 있다. 여기서 상기 적어도 하나의 제2 슬레이브 디바이스는, 제3 버스를 통해 상기 제2 마스터 디바이스와 연결될 수 있다.

본 발명의 적어도 일 실시예에 의하면, 다음과 같은 효과가 있다.

이종망으로 분리된 I2C 버스 구조에서 시간 지연 없이 Write 동작을 수행할 수 있으므로 제어기 간 I2C 통신이 고속화 되어, 데이터 전송 속도가 증가하고 제어 성능이 향상될 수 있다.

또한, LVDS 프로토콜 내 I2C의 빠른 제어로 카메라 모듈 내의 MCU 등 부품들을 삭제할 수 있으므로 원가가 절감될 수 있다.

본 발명에서 얻은 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 일반적인 I2C 버스 시스템의 회로 구성을 설명하기 위한 도면이다.
도 2는 일반적인 I2C 버스 시스템의 신호 구성 및 데이터 전송 절차를 설명하기 위한 도면이다.
도 3은 일반적인 경우 이종망으로 연결된 복수의 I2C 버스 간의 데이터 전송을 나타내는 도면이다.
도 4는 일반적인 경우 이종망으로 연결된 I2C 버스 간의 데이터 전송 속도 및 마스터 디바이스가 타켓 슬레이브 디바이스에 데이터를 전송하는 동작을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스의 내부 구조를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 이종망으로 연결된 복수의 I2C 버스 간의 데이터 전송에 있어서 시간 지연 없이 데이터 전송이 이루어지는 도면이다.
도 7은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 특정 지연 시간을 초과하여 제2 ACK 신호를 수신하는 경우 전송 지연 플래그를 설정하는 과정을 설명하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 완료 플래그를 설정하는 과정을 설명하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 지연 플래그 및 전송 완료 플래그를 설정하는 순서도를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 제1 마스터 디바이스가 데이터를 전송하는 동작을 나타내는 순서도이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.

또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명의 일 실시예에서는 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해, 시간 지연 없이 Write 동작을 수행하도록 미리 ACK 신호를 전송하는 슬레이브 디바이스를 제안한다.

이하, 첨부된 도면을 참조하여 본 실시예에 따른 슬레이브 디바이스의 내부 구조를 보다 상세히 설명하기로 한다.

도 5는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스의 내부 구조를 나타내는 도면이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템(500)은 제1 마스터 디바이스(510), 제1 마스터 디바이스와 제1 버스(550)를 통해 연결되는 제1 슬레이브 디바이스(520), 제1 슬레이브 디바이스와 제2 버스(560)를 통해 연결되고, 제3 버스를 통해(570) 타겟 슬레이브 디바이스(540)와 연결되는 제2 마스터 디바이스(530)를 포함할 수 있다.

여기서, 제1 버스(550) 및 제3 버스(570)는 제1 프로토콜 기반의 버스를 포함하고, 제2 버스(560)는 제1 프로토콜과 상이한 제2 프로토콜 기반의 버스를 포함할 수 있다.

예컨대, 제1 프로토콜은 I2C(Inter Integrated Circuit) 프로토콜을 포함하고, 제2 프로토콜은 LVDS(Low Voltage Differential Signaling) 프로토콜을 포함할 수 있다.

또한, 제1 슬레이브 디바이스(520)는 제1 마스터 디바이스(510)로부터 수신한 복수의 데이터를 저장하는 버퍼부(521)를 포함할 수 있다.

버퍼부(521)는 복수의 버퍼(521-1, 521-2, 521-3)로 구성될 수 있고, 복수의 버퍼(521-1, 521-2, 521-3)는 타겟 슬레이브 디바이스(540)로 전송될 복수의 데이터를 수신, 저장 및 송신할 수 있다.

여기서, 복수의 버퍼 각각(521-1, 521-2, 521-3)은 단일 전송구간에 전송되는 데이터 크기에 대응될 수 있으나, 반드시 이에 한정되는 것은 아니다.

그리고, 제1 슬레이브 디바이스(520)는 제1 마스터 디바이스(510)와 제1 버스(550)를 통해 I2C Read/Write 동작을 수행하므로 상호 간에 데이터를 송수신하기 위하여 제1 통신부(522)가 포함될 수 있고, 제2 마스터 디바이스(530)와 제3 버스(560)를 통해 데이터를 송수신하기 위하여 제2 통신부(523)가 포함될 수 있다.

또한, 제1 슬레이브 디바이스(520)의 제어부(527)는 내부 버퍼부(521) 및 플래그 설정(524, 525)을 제어할 수 있고, 제1 마스터 디바이스(510)로부터 수신한 데이터에 대응되는 제1 ACK 신호를 미리 송신할 수 있다.

이하에서는 상술한 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템(500)의 구성을 바탕으로, 제1 마스터 디바이스(510)가 Write 동작을 수행하는 방법을 보다 상세히 설명한다.

먼저, 제1 마스터 디바이스(510)가 송신 대상이 되는 타겟 슬레이브 디바이스(540)로 전송될 데이터를 I2C 버스(550)상에 송신하는 경우, 제1 슬레이브 디바이스(520)는 내부의 버퍼부(521)를 이용하여 제1 마스터 디바이스로(510)부터 상기 데이터를 수신할 수 있다.

이어서, 제1 슬레이브 디바이스(520)가 정상적인 수신을 알리는 제1 ACK 신호를 I2C 버스(550)상에 송신하면, 제1 마스터 디바이스(510)가 제1 ACK 신호를 수신할 수 있다.

제1 슬레이브 디바이스(520)는 제1 마스터 디바이스(510)로부터 데이터를 수신하면, 제2 버스(560)를 통해 제2 마스터 디바이스(530)로 데이터를 전송할 수 있다.

다음에, 제2 마스터 디바이스(530)는 제2 버스(560)를 통해 전송 받은 데이터를 I2C 버스(570)상에 송신하고, 타겟 슬레이브 디바이스(540)는 제2 마스터 디바이스(530)가 I2C 버스(570)상에 송신한 데이터를 성공적으로 수신하면 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스(570)상에 송신할 수 있다.

그러면, 제2 마스터 디바이스(530)가 제2 ACK 신호를 수신하고, 제1 슬레이브 디바이스(520)는 제2 마스터 디바이스(530)가 제2 버스(560)를 통해 전송한 제2 ACK 신호를 수신할 수 있다.

그리고, 제1 슬레이브 디바이스(520)는 제2 ACK 신호를 기 설정된 특정 지연 시간을 초과하여 수신한 경우 해당 제2 ACK 신호에 대응되는 데이터에 대한 전송 지연 플래그(524)를 설정할 수 있다.

제1 슬레이브 디바이스(520)는, 버퍼부(521)에 저장된 복수의 데이터 중 전송 지연 플래그(524)가 설정되지 않은 제1 데이터를 삭제하고, 버퍼부(521)에 잔여 데이터가 없으면 전송 완료 플래그(525)를 설정할 수 있다. 제1 슬레이브 디바이스는 상기 전송 지연 플래그 또는 전송 완료 플래그가 설정되면 인터럽트 형태로 제1 마스터 디바이스에 정보를 줄 수 있다.

다음으로, 상술한 제1 슬레이브 디바이스의 내부 구조를 바탕으로 이종망으로 연결된 I2C 버스 간의 데이터 전송에 있어서, 시간 지연 없이 Write 동작을 수행하는 과정을 도 6을 참조하여 설명한다.

도 6은 본 발명의 일 실시예에 따른 이종망으로 연결된 복수의 I2C 버스 간의 데이터 전송에 있어서 시간 지연 없이 데이터 전송이 이루어지는 도면이다.

우선, 제1 마스터 디바이스(611)가 시간 지연 없이 타겟 슬레이브 디바이스(622)로 전송될 복수의 데이터를 송신하는 Write 동작 과정을 설명한다.

제1 마스터 디바이스(611)는 송신 대상이 되는 타겟 슬레이브 디바이스(622)의 고유 어드레스(641)를 제1 전송구간(640)에서 I2C 버스상에 송신하는 경우(642), 제1 슬레이브 디바이스(612)는 내부의 버퍼부를 이용하여 제1 마스터 디바이스로(611)부터 상기 고유 어드레스(641)를 수신할 수 있다.

이어서, 제1 슬레이브 디바이스(612)가 정상적인 수신을 알리는 제1 ACK 신호를 I2C 버스상에 송신하면(643), 제1 마스터 디바이스(611)는 제1 전송구간(640)에서 제1 ACK 신호를 수신할 수 있다.

제1 마스터 디바이스(611)가 상기 제1 ACK 신호를 수신하면, 송신 대상이 되는 타겟 슬레이브 디바이스(622)로 전송될 복수의 데이터 중 제1 데이터(651)를 제1 전송구간(640)의 다음 전송구간인 제2 전송구간(650)에서 I2C 버스상에 송신할 수 있다(652).

즉, 제1 슬레이브 디바이스(612)는 내부의 버퍼부를 이용하여 타겟 슬레이브 디바이스(622)의 고유 어드레스(641)를 수신하고, 미리 제1 ACK 신호(643)를 제1 마스터 디바이스(611)로 송신함으로써, 제1 마스터 디바이스(611)는 타겟 슬레이브(622)로 전송될 복수의 데이터를 송신하는 Write 동작을 시간 지연 없이 수행할 수 있다.

다음으로, 이하에서는 제1 슬레이브 디바이스(612)가 제2 ACK 신호를 수신하는 동작을 상세히 설명한다.

먼저, 제1 슬레이브 디바이스(612)는 제1 마스터 디바이스(611)로부터 제1 전송구간(640)에서 타겟 슬레이브 디바이스(622)의 고유 어드레스(641)를 수신하면, 제2 버스(630)를 통해 제2 마스터 디바이스(621)로 상기 고유 어드레스를 전송할 수 있다(644).

이어서, 제2 마스터 디바이스(621)가 I2C 버스상에 송신한 고유 어드레스를 타겟 슬레이브 디바이스(622)가 성공적으로 수신하면(645), 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스상에 송신할 수 있다(646).

그러면, 제2 마스터 디바이스(621)가 제2 ACK 신호를 수신하고, 제1 슬레이브 디바이스(612)는 제2 마스터 디바이스(621)가 제2 버스(630)를 통해 전송한 제2 ACK 신호를 수신할 수 있다(647).

이후, 제2 전송구간(650)에서 제1 마스터 디바이스(611)가 제1 데이터(651)를 I2C 버스상에 송신한 경우, 제1 슬레이브 디바이스(612)는 상술한 과정을 동일하게 수행함으로써, 제2 ACK 신호를 수신할 수 있다.

다만, 제1 슬레이브 디바이스(612)는 특정 지연 시간을 초과하여 제2 ACK 신호를 수신하는 경우, 에러로 판단할 수 있는 후속 조치가 필요할 수 있다.

이에 관한 자세한 설명은 도 7을 참조하여 설명한다.

도 7은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 특정 지연 시간을 초과하여 제2 ACK 신호를 수신하는 경우 전송 지연 플래그를 설정하는 과정을 설명하는 도면이다.

제1 슬레이브 디바이스(712)의 내부에는 타겟 슬레이브(722)가 I2C 버스상에 송신한 제2 ACK 신호를 특정 지연 시간을 초과하여 수신하는 경우, 에러로 판단할 수 있는 지연 시간 기준 값(740, 750)이 미리 설정될 수 있다.

먼저 제1 전송구간에서 제1 마스터 디바이스(711)가 송신한 타겟 슬레이브 디바이스(722)의 고유 어드레스(741)에 대한 제1 슬레이브 디바이스(712)의 제2 ACK 신호 수신을 살펴본다.

타겟 슬레이브 디바이스(722)는 제2 마스터 디바이스(721)가 I2C 버스상에 송신한 고유 어드레스(741)를 성공적으로 수신하면, 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스상에 송신하고, 제1 슬레이브 디바이스(712)는 제2 마스터 디바이스(721)가 제2 버스(730)를 통해 전송한 제2 ACK 신호를 수신할 수 있다(742).

이때, 제1 슬레이브 디바이스(712)는 내부에 기 설정된 특정 지연 시간 기준 값(T1, 740) 이내에 제2 ACK 신호를 수신하므로(741), 전송 지연 플래그를 설정하지 않는다(771).

그리고, 제1 전송구간의 다음 전송구간인 제2 전송구간에서 제1 마스터 디바이스(711)가 송신한 복수의 데이터 중 제1 데이터스(751)에 대한 제1 슬레이브 디바이스(712)의 제2 ACK 신호 수신을 살펴본다.

타겟 슬레이브 디바이스(722)는 제2 마스터 디바이스(721)가 I2C 버스상에 송신한 제1 데이터(751)를 성공적으로 수신하면, 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스상에 송신하고, 제1 슬레이브 디바이스(712)는 제2 마스터 디바이스(721)가 제2 버스(730)를 통해 전송한 제2 ACK 신호를 수신할 수 있다(752).

이때, 제1 슬레이브 디바이스(712)는 내부에 기 설정된 특정 지연 시간 기준 값(T2, 750)을 초과하여 제2 ACK 신호를 수신하므로(751), 전송 지연 플래그를 설정한다(772).

상기 전송 지연 플래그가 설정되면(772), 제1 슬레이브 디바이스(712)는 제2 버스(730)를 통해 제2 마스터 디바이스(721)로 향하는 제2 데이터의 전송을 중단한다(760).

상술한 바와 같이, 제1 슬레이브 디바이스가 전송 지연 플래그를 설정하면, 제1 마스터 디바이스는 상기 전송 지연 플래그를 검출하여 후속 조치를 취할 수 있고, 이에 관한 설명은 도 10을 참조하여 후술하기로 한다.

그리고, 전송 지연 플래그가 설정되지 않으면 제1 슬레이브 디바이스는 버퍼부에 저장된 잔여 데이터 존부를 판단하여 전송 완료 플래그를 설정할 수 있다. 이에 관한 설명은 이하에서 상세히 설명한다.

도 8은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 완료 플래그를 설정하는 과정을 설명하는 도면이다.

우선, 제1 마스터 디바이스가 타겟 슬레이브 디바이스로 제1 데이터 및 제2 데이터만 전송한다고 가정한다. 이는 도 8에 따른 예시적인 것으로 타겟 슬레이브 디바이스로 전송될 데이터는 N개의 데이터 일 수 있다.

여기서, 제1 슬레이브 디바이스(812)의 제2 ACK 신호 수신 과정은 도 6을 참조하여 상술하였는바, 이하에서는 이에 관한 설명은 생략하고 제1 슬레이브 디바이스(812)가 제2 ACK 신호를 수신한 이후의 동작 과정을 보다 상세히 설명한다.

먼저, 제1 슬레이브 디바이스(812)는 제1 전송구간에서 타겟 슬레이브 디바이스(822)의 고유 어드레스(841)에 대한 정상적인 수신을 알리는 제2 ACK 신호를 기 설정된 특정 지연 시간 기준 값(T1, 840) 이내에 수신하므로(842), 상기 제2 ACK 신호에 대응되는 고유 어드레스에 대한 전송 지연 플래그를 설정하지 않는다(871).

그러면, 제1 슬레이브 디바이스(812)는 버퍼부에 저장된 복수의 데이터 중 전송 지연 플래그가 설정되지 않은 고유 어드레스를 삭제할 수 있다.

그리고, 제1 슬레이브 디바이스(812)는 제1 전송구간의 다음 전송구간인 제2 전송구간에서 타겟 슬레이브 디바이스(822)에 전송될 제1 데이터(851)에 대한 정상적인 수신을 알리는 제2 ACK 신호를 기 설정된 특정 지연 시간 기준 값(T1, 850) 이내에 수신하므로(852), 상기 제2 ACK 신호에 대응되는 제1 데이터에 대한 전송 지연 플래그를 설정하지 않는다(872).

그러면, 제1 슬레이브 디바이스(812)는 버퍼부에 저장된 복수의 데이터 중 전송 지연 플래그가 설정되지 않은 제1 데이터를 삭제할 수 있다.

다음으로, 제1 슬레이브 디바이스(812)는 제2 전송구간의 다음 전송구간인 제3 전송구간에서 타겟 슬레이브 디바이스(822)에 전송될 제2 데이터(861)에 대한 정상적인 수신을 알리는 제2 ACK 신호를 기 설정된 특정 지연 시간 기준 값(T1, 860) 이내에 수신하므로(862), 상기 제2 ACK 신호에 대응되는 제2 데이터에 대한 전송 지연 플래그를 설정하지 않는다(873).

그러면, 제1 슬레이브 디바이스(812)는 버퍼부에 저장된 복수의 데이터 중 전송 지연 플래그가 설정되지 않은 제2 데이터를 삭제할 수 있다.

이후, 제1 슬레이브 디바이스(812)는 버퍼부에 잔여 데이터가 존재하는지 판단하여, 상기 버퍼부에 잔여 데이터가 없으면 전송 완료 플래그(881)를 설정할 수 있다.

즉, 제1 슬레이브 디바이스(812)는 타겟 슬레이브 디바이스(822)로 전송될 복수의 데이터 전부에 대한 전송 지연 플래그(870)가 설정되지 않으면, 상기 복수의 데이터 전부에 대한 전송이 완료되었음을 알리는 전송 완료 플래그(880)를 설정할 수 있다.

이하에서는, 제1 슬레이브 디바이스 관점에서 수행되는 Write 동작을 상세히 설명한다.

도 9는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 지연 플래그 및 전송 완료 플래그를 설정하는 순서도를 나타내는 도면이다.

우선, 제1 슬레이브 디바이스는 제1 마스터 디바이스가 타겟 슬레이브 디바이스로 전송할 복수의 데이터 및 타겟 슬레이브 고유 어드레스를 내부 버퍼부에 저장할 수 있다(S910).

그리고, 제1 슬레이브 디바이스는 제2 버스를 통해 제2 마스터 디바이스로 상기 고유 어드레스 및 복수의 데이터를 전송하고, 타겟 슬레이브 디바이스는 제2 마스터 디바이스가 I2C 버스상에 송신한 상기 고유 어드레스 및 복수의 데이터를 수신할 수 있다(S920).

이후, 제1 슬레이브 디바이스는 타겟 슬레이브 디바이스가 I2C 버스상에 송신한 고유 어드레스 및 복수의 데이터에 대한 정상적인 수신을 알리는 제2 ACK 신호 수신 여부를 판단할 수 있다(S930).

만약, 제1 슬레이브 디바이스가 제2 ACK 신호를 수신하면(S930의 "예"경로), 제1 슬레이브 디바이스는 내부 버퍼부에 저장된 잔여 데이터가 존재하는지 여부를 판단할 수 있다(S940).

판단 결과 잔여 데이터가 존재하면(S940의 "예"경로), 타겟 슬레이브 디바이스에 데이터를 전송하는 I2C Write 동작이 다시 수행될 수 있다(S920).

그리고, 판단 결과 잔여 데이터가 존재하지 않으면(S940의 "아니오"경로), 데이터 전송이 완료되었음을 알리는 전송 완료 플래그를 설정할 수 있다(S950).

또한, 제1 슬레이브 디바이스가 제2 ACK 신호를 수신하지 않으면(S930의 "아니오"경로), 기 설정된 특정 지연 시간 기준 값을 초과하였는지 여부를 판단할 수 있다(S960).

판단 결과 아직 기 설정된 특정 지연 시간 기준 값을 초과하지 않은 경우(S960의 "아니오"경로), 다시 제2 ACK 신호 수신 여부를 판단할 수 있다(S930).

그러나, 판단 결과 이미 기 설정된 특정 지연 시간 기준 값을 초과한 경우(S960의 "예"경로), 전송 지연 플래그를 설정할 수 있다(S970).

제1 슬레이브 디바이스는 상기 전송 지연 플래그 또는 전송 완료 플래그가 설정되면 인터럽트 형태로 제1 마스터 디바이스에 정보를 줄 수 있다(S980).

이하에서는, 이하에서는, 제1 마스터 디바이스 관점에서 수행되는 Write 동작을 상세히 설명한다.

도 10은 본 발명의 일 실시예에 따른 제1 마스터 디바이스가 데이터를 전송하는 동작을 나타내는 순서도이다.

우선, 제1 마스터 디바이스는 타겟 슬레이브 디바이스로 전송될 데이터를 전송할 수 있다(S1010).

이후 타겟 슬레이브로 전송될 데이터가 N개인 경우, 상기 N개의 데이터가 모두 전송되었는지 여부를 판단할 수 있다(S1020).

만약, N개의 데이터가 아직 전송되지 않은 경우(S1020의 "아니오"경로), 다시 타겟 슬레이브 디바이스로 전송될 데이터를 전송할 수 있다(S1010).

N개의 데이터를 모두 전송한 경우(S1020의 "예"경로), 제1 슬레이브 디바이스의 내부를 모니터링하여 플래그를 검출할 수 있다(S1030).

만약, 제1 마스터 디바이스가 제1 슬레이브 디바이스가 설정한 전송 지연 플래그를 검출하면(S1040의 "예"경로), 제1 슬레이브 디바이스의 내부 버퍼부에 저장된 N개의 데이터를 삭제하고 다시 상기 N개의 데이터를 재전송할 수 있다(S1010).

또한, 제1 마스터 디바이스는 상기 전송 지연 플래그를 검출하면, 에러 처리 할 수 있다.

만약, 제1 마스터 디바이스가 전송 지연 플래그 및 전송 완료 플래그를 검출하지 못한 경우(S1040의 "아니오" 및 S1050의 "아니오"경로), 다시 제1 슬레이브 디바이스의 내부를 모니터링하여 플래그를 검출할 수 있다(S1030).

제1 마스터 디바이스가 제1 슬레이브 디바이스가 설정한 전송 완료 플래그를 검출하면(S1040의 "아니오" 및 S1050의 "예"경로), 후속 데이터 전송 처리를 수행할 수 있다.

상기 후속 데이터는 적어도 하나의 타겟 슬레이브 디바이스가 가지는 고유 어드레스 및 상기 적어도 하나의 타겟 슬레이브에 전송될 복수의 데이터를 포함할 수 있다.

전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, HDD(Hard Disk Drive), SSD(Solid State Disk), SDD(Silicon Disk Drive), ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다.

따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

Claims

제1 마스터 디바이스;
상기 제1 마스터 디바이스와 제1 버스를 통해 연결되는 제1 슬레이브 디바이스; 및
상기 제1 슬레이브 디바이스와 제2 버스를 통해 연결되고, 제3 버스를 통해 적어도 하나의 제2 슬레이브 디바이스와 연결되는 제2 마스터 디바이스;
를 포함하고,
상기 제1 마스터 디바이스가 상기 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스로 전송될 복수의 데이터를 전송하는 경우,
상기 제1 슬레이브 디바이스는,
상기 제1 마스터 디바이스로부터 상기 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하면, 상기 제1 데이터에 대한 제1 ACK을 상기 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하고, 상기 제2 버스를 통해 상기 제2 마스터 디바이스로 상기 제1 데이터를 전송하며,
상기 제1 마스터 디바이스는,
상기 제1 ACK을 수신하는 경우, 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제1 항에 있어서,
상기 제1 버스 및 상기 제3 버스는, 제1 프로토콜 기반의 버스를 포함하고,
상기 제2 버스는, 상기 제1 프로토콜과 상이한 제2 프로토콜 기반의 버스를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제2 항에 있어서,
상기 제1 프로토콜은, I2C 프로토콜을 포함하고,
상기 제2 프로토콜은, LVDS 프로토콜을 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제1 항에 있어서,
상기 제1 슬레이브 디바이스는,
상기 제1 마스터 디바이스로부터 수신한 상기 복수의 데이터를 저장하는 버퍼부;
를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제4 항에 있어서,
상기 버퍼부는,
복수의 버퍼를 포함하고,
상기 복수의 버퍼 각각은 단일 전송구간에 전송되는 데이터 크기에 대응되는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제5 항에 있어서,
상기 제2 마스터 디바이스는,
상기 제1 데이터를 성공적으로 수신한 상기 적어도 하나의 제2 슬레이브로부터 제2 ACK을 수신하며,
상기 제1 슬레이브 디바이스는,
상기 제2 버스를 통해 상기 제2 마스터 디바이스로부터 상기 제2 ACK을 수신하고, 기 설정된 특정 지연 시간을 초과하여 상기 제2 ACK을 수신하는 경우 전송 지연 플래그를 설정하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제6 항에 있어서,
상기 전송 지연 플래그가 설정된 경우,
상기 제1 슬레이브 디바이스는, 상기 제2 마스터 디바이스로 상기 제2 데이터의 전송을 중단하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제6 항에 있어서,
상기 전송 지연 플래그가 설정되지 않은 경우,
상기 제1 슬레이브 디바이스는,
상기 제1 전송구간에서 상기 버퍼부에 저장된 상기 제1 데이터를 삭제하고, 상기 버퍼부에 잔여 데이터가 존재하는지 판단하여 상기 잔여 데이터가 없으면 전송 완료 플래그를 설정하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제8 항에 있어서,
상기 제1 마스터 디바이스는,
상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 전송하면, 상기 전송 지연 플래그 및 상기 전송 완료 플래그 중 적어도 하나를 검출하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제9 항에 있어서,
상기 제1 마스터 디바이스는,
상기 전송 지연 플래그를 검출하면 상기 버퍼부에 저장된 상기 복수의 데이터를 삭제하고 상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 재전송 처리 및 에러 처리 중 적어도 하나를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제9 항에 있어서,
상기 제1 마스터 디바이스는,
상기 전송 완료 플래그가 설정되면, 후속 데이터 전송 처리를 수행하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.
제1 슬레이브 디바이스는 제1 버스를 통해 연결된 제1 마스터 디바이스로부터 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하는 단계;
상기 제1 슬레이브 디바이스는 상기 제1 데이터에 대한 제1 ACK을 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하는 단계;
상기 제1 슬레이브 디바이스는 제2 버스를 통해 제2 마스터 디바이스로 상기 제1 데이터를 전송하는 단계; 및
상기 제1 마스터 디바이스는 제1 ACK을 수신하는 경우, 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송하는 단계;
를 포함하고,
상기 적어도 하나의 제2 슬레이브 디바이스는,
제3 버스를 통해 상기 제2 마스터 디바이스와 연결되는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제12 항에 있어서,
상기 제1 버스 및 상기 제3 버스는, 제1 프로토콜 기반의 버스를 포함하고,
상기 제2 버스는, 상기 제1 프로토콜과 상이한 제2 프로토콜 기반의 버스를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제13 항에 있어서,
상기 제1 프로토콜은, I2C 프로토콜을 포함하고,
상기 제2 프로토콜은, LVDS 프로토콜을 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제12 항에 있어서,
상기 제1 슬레이브 디바이스가 상기 제1 마스터 디바이스로부터 수신한 상기 복수의 데이터를 버퍼부에 저장하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제15 항에 있어서,
상기 버퍼부는,
복수의 버퍼를 포함하고,
상기 복수의 버퍼 각각은 단일 전송구간에 전송되는 데이터 크기에 대응되는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제16 항에 있어서,
상기 제2 마스터 디바이스는 상기 제1 데이터를 성공적으로 수신한 상기 적어도 하나의 제2 슬레이브로부터 제2 ACK을 수신하는 단계;
상기 제1 슬레이브 디바이스는 상기 제2 버스를 통해 상기 제2 마스터 디바이스로부터 제2 ACK을 수신하는 단계; 및
상기 제1 슬레이브 디바이스는 기 설정된 특정 지연 시간을 초과하여 상기 제2 ACK을 수신하는 경우 전송 지연 플래그를 설정하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제17 항에 있어서,
상기 전송 지연 플래그가 설정되면, 상기 제1 슬레이브 디바이스는 상기 제2 마스터 디바이스로 상기 제2 데이터의 전송을 중단하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제17 항에 있어서,
상기 전송 지연 플래그가 설정되지 않으면, 상기 제1 슬레이브 디바이스는 상기 제1 전송구간에서 상기 버퍼부에 저장된 상기 제1 데이터를 삭제하는 단계; 및
상기 제1 슬레이브 디바이스는 상기 버퍼부에 잔여 데이터가 없으면 전송 완료 플래그를 설정하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제19 항에 있어서,
상기 제1 마스터 디바이스는 상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 전송하면, 상기 전송 지연 플래그 및 상기 전송 완료 플래그 중 적어도 하나를 검출하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제20 항에 있어서,
제1 마스터 디바이스는 상기 전송 지연 플래그를 검출하면 상기 버퍼부에 저장된 상기 복수의 데이터를 삭제하는 단계; 및
상기 제1 마스터 디바이스는 상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 재전송 처리 및 에러 처리 중 적어도 하나를 수행하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제20 항에 있어서,
상기 제1 마스터 디바이스는 상기 전송 완료 플래그를 검출하면 후속 데이터 전송 처리를 수행하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.
제12항 내지 제22항 중 어느 한 항에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법을 실행시키기 위한 컴퓨터가 읽을 수 있는 코드로 구현된 프로그램을 기록한 기록 매체.