JPH052552A - バーストモード能力を備えたワークステーシヨン - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】中央処理ユニットに接続され、中央処理ユニッ
トと独立にデータ転送を扱うことのできるチップを複数
有するワークステーションを与える。 【構成】中央処理ユニット（ＣＰＵ）１０と、それぞれ
外部バス３２、メモリ４２および周辺ユニット５２に接
続された第一、第二、および第三集積回路インターフェ
ースチップ３０、４０、５０と、ＣＰＵおよびチップに
結合されたローカルバス２０とを含むワークステーショ
ンである。各チップはＣＰＵと同一のクロック周波数で
動作するようにされているが、動作信号がＣＰＵと独立
にそれぞれの内部バス上に発生される。第一チップ上の
内部バスは、選択された動作ユニットに対するバースト
モード制御線を含む。内部バスへのアクセスを得てその
バーストモード制御線をアクティブ化している動作ユニ
ットは複数動作サイクル期間、内部バスをロックし、そ
の間にデータが連続的に内部バスを介してバーストモー
ドで転送される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はワークステーションまた
は類似のデータ処理システムに関し、特にワークステー
ションの外部バスと内部バスとの間でデータを転送する
システムおよび方法に関する。

【０００２】

【従来の技術】多くのワークステーションその他のデー
タ処理システムはシステムメモリ、中央処理ユニット
（ＣＰＵ）等の構成要素を相互接続している内部バスを
用いて設計される。用途によってはワークステーション
の内部バスを異なる動作特性で動作する外部バスまたは
マイクロチャンネルバスの様なデータチャンネルに接続
することが必要である。そのような異なる動作特性には
動作周波数、バス幅、データ転送モード等がある。例え
ばマイクロチャンネルは単一のアドレスワードに続いて
複数のデータワードが送信または受信できる「ストリー
ミングモード」を有することがある。

【０００３】特に、メモリへの書き込みまたはそれから
の書き込みは、ローカルバスに対する中央処理ユニット
またはバスマスターとして機能する他の任意のユニット
により完全に制御される。このことは特定のユニットに
のみ関連する機能、例えばキャッシュメモリにおけるメ
モリの消去もしくはオーバーフロー解除、までも中央処
理ユニットの制御の下に行なわれ、通常の処理を多数回
中断し、データの処理は時間のかかるものとなってしま
うことを意味する。

【０００４】

【発明が解決しようとする課題】それゆえ本発明は異な
る動作特性を有するデータバス間でデータを転送するた
めの新規かつ改良されたシステムおよび方法を与えるこ
とを課題とする。

【０００５】本発明の別の課題は待機状態が少なく高い
データ転送速度を有するワークステーションを与えるこ
とである。

【０００６】本発明のさらに別の課題は中央処理ユニッ
トに接続され、中央処理ユニットと独立にデータ転送を
扱うことのできる複数のチップを有するワークステーシ
ョンを与えることである。

【０００７】

【課題を解決するための手段】本発明の一態様は、中央
処理ユニット（ＣＰＵ）と、外部バス、メモリおよび周
辺ユニットにそれぞれ接続された第一、第二および第三
の集積回路インターフェースチップと、該中央処理ユニ
ットおよびチップに接続されたローカルバスとを含むワ
ークステーションである。各チップはその中に設置され
た動作ユニットを相互接続する内部バスを含む。該第一
チップ上の内部バスは選択された動作ユニット用バース
トモード制御線を含む。この内部バスへのアクセスを得
た動作ユニットがバーストモード制御線をアクティブ化
し、該内部バスを複数サイクルにわたりロックする。そ
の間データが該内部バスを介して連続的にバーストモー
ドで転送される

【０００８】本ワークステーションはある種の知能を備
えた装置およびレジスタ装置をもつ高度に集積化された
機能ブロックを含み、異なった型式の中央処理ユニット
を柔軟に組み合わせることができる。各機能ブロックは
メモリ制御ブロック（ＭＩＢ）、マイクロチャンネル制
御ブロック（ＢＩＢ）またはローカル周辺機器制御ブロ
ック（ＰＩＢ）のいずれかを目的とするアクティブイン
ターフェースとして働く。

【０００９】このローカルバスは公知ワークステーショ
ンのローカルバスと比較すると、一層の柔軟性と改良さ
れた性能を与えるべく特に拡張されている。

【００１０】特に本発明によるローカルバス（ホストＰ
／Ｍバス）は該ローカルバスへのアクセスを有するプロ
セッサ型式を選択する線ＣＴ（０..１）を含んだ追加的
制御線を、含んでいる。さらに、相応するリクエスト信
号ＦＲＥＱｂ（０..３）と相応する付与信号ＢＧＮＴｂ
（０..３）を使用する最大四つのブロックＭＩＢまたは
ＢＩＢが、ホストＰ／Ｍバス上に存在することができ
る。これらの信号は実際の機能ブロックを選択する働き
をする。ブロックＢＩＢのみ（中央処理ユニット以外
に）がバスマスターとなりえるので、ブロックＢＩＢの
みがＢＲＥＱｂ線を必要とする。さらにホストＰ／Ｍバ
スは機能ブロック（ＢＩＢ）の一つで発生されたバース
ト信号を他の機能ブロック（ＭＩＢまたはＰＩＢ）へ送
る。これは特にマイクロチャンネルとメモリとの間の読
み取り／書き込み動作におけるストリーミングモードに
適用できる有効な手段である。この場合その機能ブロッ
クＢＩＢは機能ブロックユニットＭＩＢを介してメモリ
へデータを送信するバスマスターの役割を果たす。

【００１１】各機能ブロックは当該機能ブロック内の各
ユニット間の通信を可能にする内部トランザクションバ
スを含む。特にブロックＢＩＢの様な機能ブロックは各
々内部トランザクションバスを介して機能ブロックの動
作ユニット間の連続的データ転送のため内部的にバース
トモードで動作できる。例えばそのようなユニットに直
接メモリアクセス制御器（ＤＭＡ）がある。

【００１２】内部トランザクションバスは主システムバ
スとは独立に動作するがすべての機能ブロック内で使用
される標準化されたホスト／トランザクションバス陰ｆ
（ＨＰＩ）を介してホスト中央処理ユニットと同一の周
波数で動作する。読み取りおよび書き込みオペレーショ
ンは一サイクル内にマスターユニットまたはスレーブユ
ニットの動作に基づいて実行され、その場合読み取りサ
イクルに対して特定の優れた性能が得られることに注目
されたい。すなわち、マスターが読み取りリクエストを
した一サイクル後、準備完了次第、リクエストされたそ
のデータを一サイクル内にスレーブが独立に戻す。

【００１３】本発明の一実施例を添付図面を参照して説
明する。

【００１４】

【実施例】図１は本発明に基づくワークステーションま
たはデータ処理システムの好ましい実施例を示す。

【００１５】基本的には中央処理ユニット１０はホスト
Ｐ／Ｍバス２０を介して機能ブロック３０、４０、５０
と通信し、また特にマイクロチャンネルバス等の一つま
たは複数のバスインターフェースブロックＢＩＢ３０と
通信し、さらにまたメモリおよびキャッシュ制御のため
一つまたは複数のメモリブロックＭＩＢ４０、ローカル
周辺装置およびビデオグラフィックアレー（ＶＧＡ）イ
ンターフェースブロックＰＩＢ５０と通信する。二つ以
上のＢＩＢブロック３０および二つ以上のＭＩＢ４０を
与えることも可能であることに注意されたい。

【００１６】中央処理ユニット１０には例えばインテル
８０３８６、８０３８６ＳＸ、８０４８６マイクロプロ
セッサ等の種々の型が使用できることに注意されたい。
また数学的コプロセッサであるインテル８０３８７ある
いは８０３８７ＳＸ等のコプロセッサ１２も追加でき
る。

【００１７】図１および図８を参照する。機能ブロック
ＢＩＢ３０はホストＰ／Ｍバス２０と、在来のアダプタ
ボード等の入／出力デバイスを装着するための複数のス
ロット３２ａを備えたマイクロチャンネル３２との間の
インターフェースとして与えられ、当該ステーションの
他の機能ブロックとの通信におけるマスターとして働く
ことのできるマイクロプロセッサを備えた在来のアダプ
タボードを含んでいる。さらに制御器３２ｂは固定ディ
スクドライブを制御するマイクロチャンネルに接続され
ている。

【００１８】個々で図１および図９を参照する。機能ブ
ロック（ＭＩＢ）ＭＩＢ４０はホストＰ／Ｍバス２０
と、Ｄラム（ＲＡＭ）メモリ４２との間のインターフェ
ースを形成する。このＤラムは別のサイズを有してもよ
い。さらにＭＩＢ４０は通常のＢＩＯＳロム（ＲＯＭ）
メモリ４２ａへのアクセスを制御する。

【００１９】周辺インターフェース機能ブロック（ＰＩ
Ｂ）５０（図１、図１０、図１１）はそれぞれの制御ブ
ロックを介してホストＰ／Ｍバス２０と種々の在来のシ
ステムとの間およびそれぞれの周辺制御ブロックを介し
て周辺ユニットとの間のインターフェースを形成する。
ここではビデオグラフィックアレー制御器５２ａ、周辺
機器制御器５２ｂ、フレキシブルディスク制御器５２
ｃ、キーボード／マウス制御器５２ｄ、およびＲＴＣ／
ＣＭＯＳラムデバイス５２ｅが設けられている。これら
すべてのデバイスは当業者には公知であり、それゆえこ
れ以上詳述しない。

【００２０】各機能ブロックＢＩＢ３０、ＭＩＢ４０、
ＰＩＢ５０は各々がホストＰ／Ｍバス２０と各機能ブロ
ックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に接続される
個々のデバイスとの間の通信を達成するに必要なすべて
の素子、例えばレジスタおよび論理回路等、を含むワン
チップとして特に設計されている。

【００２１】図１に示すようにＭ個の機能ブロックＢＩ
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。従って非常に異なった中央処理ユ
ニットおよび著しく異なったメモリ容量を備えた非常に
広範な種類の構成が達成出来る。各チップは種々の構成
に合致するよう非常に多様に構成できる。

【００２２】各機能ブロック３０、４０、５０にはシス
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションとは比較的独立なオペレーショ
ンを与えるある種の知能が与えられている。このことに
よりＢＩＢ３０、ＭＩＢ４０等の機能ブロック間のデー
タ転送の制御その他の多数のプロシージャから中央処理
ユニットを開放できる。例えば機能ブロックＭＩＢ４０
はダイナミックラム（ＤＲＡＭ）のリフレッシュサイク
ルを組織化し、これらに含まれるキャッシュのオーバー
フローの整理をする。

【００２３】基本的には各機能ブロック３０、４０、５
０はホストＰ／Ｍバス２０と個々のインターフェースト
ランザクションバスとの間のインターフェースユニット
を含む。そのタイミングは中央処理ユニットクロックに
基づいているが、各機能ブロック内の読み取りあるいは
書き込み等のすべてのオペレーションはシステムの一サ
イクル内で独立に行なわれる。他方中央処理ユニットは
少なくとも中央処理ユニットクロックの２サイクルを必
要とする。従ってこの形式のシステムアーキテクチャ
は、中央処理ユニットに必要な待機状態が低減すること
により著しく性能が改善され、高い全体的動作速度が得
られる。

【００２４】図３、図９、図１０、図１１は各機能ブロ
ック３０、４０、５０に含まれるユニットの詳細を示
す。

【００２５】特に図８を見ると、バスインターフェース
ブロックＢＩＢ３０が示されているが、これは、好まし
くは一個のマイクロチップ上に構成されており、ホスト
ＰＭバスインターフェースＨＰＩ３４を含む。このＨＰ
Ｉ３４はホストＰ／Ｍバス２０とシンクロナイザ３７へ
の通信接続を与える内部トランザクションバス３５との
間のインターフェースを形成する。シンクロナイザ３７
はマイクロチャンネル３２へのアクセスのためマイクロ
チャンネルバス制御ユニットＭＣＡ３８に接続される。
マイクロチャンネル３２は中央処理ユニット１０の動
作周波数と異なる周波数で情報を転送できるように構成
されている。

【００２６】内部トランザクションバス３５にはさら
に、良く知られた方法で直接メモリアクセスを制御する
ＤＭＡ制御器３６が接続されている。

【００２７】図４を参照する。ここに示すのは、メモリ
インターフェースフロックＭＩＢ４０で、好ましくは一
マイクロチップに造られ、ユニットＨＩＰ３４と同様、
ホストＰ／Ｍバス２０と内部トランザクションバス４５
との間のインターフェースとして働くホストＰ／Ｍイン
ターフェース４４、および内部トランザクションバス４
５を基本的ユニットとして含む。内部トランザクション
バス４５もブロックＢＩＢ３０のと同様である。

【００２８】内部トランザクションバス４５を介してキ
ャッシュ制御器４６へのメモリアクセスが、並びにダイ
ナミックＲＡＭ制御器４８を介してダイナミックＲＡＭ
メモリ４２に対するシステムメモリインターフェースバ
ス４３へのアクセスが、行なわれる。

【００２９】図１０および図１１には一マイクロチップ
に造られた周辺インターフェースブロックＰＩＢ５０が
示されているが、ホストＰ／Ｍバス２０を内部トランザ
クションバス５５に対して緩衝するホストＰ／Ｍインタ
ーフェース５４を含む。このホストＰ／Ｍインターフェ
ース５４および内部トランザクションバス５５はブロッ
クＢＩＢ３０およびＭＩＢ４０のそれぞれの要素ホスト
Ｐ／ＭインターフェースＨＩＰ３４ホストＰ／Ｍインタ
ーフェース４４および内部トランザクションバス３５、
４５に対応する。

【００３０】さらに、ブロックＰＩＢ５０は内部トラン
ザクションバス５５と通信するよう構成された、ＭＣＡ
バス制御のための同期ユニット５６、システムおよび前
記周辺ユニット５２ａないし５３ｅへのアクセスのため
のローカル周辺インターフェース５８を含む。

【００３１】上記のように、本発明のワークステーショ
ンは種々の型式の中央処理ユニット１０の一つを使用す
る点に関して高度の柔軟性を与える。また本システムに
含められるマイクロチャンネルおよびダイナミックＲＡ
Ｍメモリユニットの数には柔軟性がある。この事実は予
め定めらた中央処理ユニット１０が一つのマクロチャン
ネルおよび一つのダイナミックメモリブロックのみとし
か通信しない従来のワークステーションと対照的であ
る。

【００３２】特に拡張されたホストＰ／Ｍバスが図３な
いし図７に詳細に示されている。特に中央処理ユニット
１０内において、インテル８０３８６等のマイクロプロ
セッサの在来の入／出力ポートは、アドレスポートＡ
（２、...３１）、データポートＤ（０、...３１）、バ
イトイネーブルポートＢＥｂ（０、...３）およびアド
レスステータス出力ＡＤＳｂが示されている。出力ＡＤ
Ｓｂは有効なバスサイクル定義およびアドレスが利用で
きることを示し、アドレスが駆動されると同一のクロッ
クにおいてアクティブにされる。出力信号ＡＤＳｂはア
クティブで低レベルとなる。本システムのクロックＰＣ
ＬＫはクロックオッシレータ６０で発生されて中央処理
ユニット１０の入力ポートＰＣＬＫおよび機能ブロック
ＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に印加される。こ
れらの入／出力ポートおよび中央処理ユニット１０の他
のすべての入／出力ポート、並びにそこに示されている
信号は従来のものである。従ってこれ以上これらについ
ては詳述しない。

【００３３】図３ないし図７からわかるように、機能ブ
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロックおよび中央処
理ユニット１０を相互に接続するための追加的ポートと
その付随のバス線がさらに設けられている。それは例え
ばＣＴ（０..１）で、これはホストＰ／Ｍバス２０内に
含まれる二線の組み合わせであり、ホストＰ／Ｍバス２
０へのアクセスを持つプロセッサ（または機能ブロッ
ク）の型式を示すものである。

【００３４】ＢＲＥＱｂ（０...３）は、四個のＢＩＢ
３０がそれぞれ一リクエスト線でＰＩＢ５０に接続され
ていると仮定したときのホストＰ／Ｍバスリクエスト信
号である。ＢＧＮＴｂ（０..３）は、ＢＲＥＱｂ
（０...３）でホストＰ／Ｍバスへのアクセス要求した
機能ブロックＢＩＢ３０に対し、機能ブロックＰＩＢ５
０から送信されるホストＰ／Ｍバス付与信号である。Ｓ
ＢＵＲＳＴＢＬｂは、バーストモードでの転送を一次的
に停止するがそのバースト条件を維持するため機能ブロ
ックＢＩＢ３０の一つから発生される信号である。ＣＩ
ＮおよびＣＯＵＴはシステム構成化ルーチンで使用する
連鎖入／出力信号である。

【００３５】特にＢＩＢ３０を例にとり、図８ないし図
１３を参照して一つの機能ブロックの設計特徴を説明す
る。

【００３６】前述したように機能ブロックＢＩＢ３０は
基本的にはユニットＨＩＰ３４、ＤＭＡ制御器３６、同
期ユニット３７およびＭＣＡユニット３９を含む。ＭＣ
Ａユニット３９は図１３ないし図１６に示すように実際
にはＥＭＣＡユニット３８に結合されている。

【００３７】従って機能ブロックＢＩＢ３０は中央処理
ユニット１０その他のバスマスターの制御なしでいくつ
かの機能を行なう自己完結機能ブロックである。

【００３８】図１３ないし図１６を図３ないし図７と比
較すると、ホストＰ／Ｍバス２０および内部トランザク
ションバス３５の信号および対応する線に密接な類似点
があることがわかる。

【００３９】ＴＲＡＣＴバス３５に接続された各ユニッ
ト３４、３６、３８はＶＡＬＩＤ信号、ＲＥＱＵＥＳＴ
信号、ＧＲＡＮＴ信号およびＢＵＲＳＴ信号を有する。
各ユニットはＩＤ番号を有するが、これらは「０」を最
優先する優先性に従う。特にＥＭＡ３８は＃０に、ＤＭ
Ａ制御器３６は＃１に、ＨＰＩ３４は＃２に指定されて
いる。

【００４０】以下の表にはＴＲＡＣＴ３５の主な信号が
挙げられている。 表 １ ＩＡ（２：３１）： 内部アドレスビット２ないし
３１ ＩＢＥｂ（０：３）： 内部バイトイネーブル０ない
し３ ＩＤＮ（０：１）： フロックＩＤ番号（ブロック
の最大番号は４） ＩＤ（０：３１）： 内部データビット０ないし
３１ ＶＡＬＩＤｂ（ｎ）： ユニット＃ｎのこの有効信号
はＴＲＡＣＴバス３５上のアドレス、データおよび命令
が有効であるとき、ユニット＃ｎにより駆動される。 ＢＵＳＹｂ（ｎ）： ユニット＃ｎが使用中（bus
y）であるときはユニット＃ｎのこのＢＵＳＹ信号がそ
の時点でアクティブとなる。この信号はバーストモード
中、一次的にデータ転送を停止させる。その場合バース
トモードはアクティブに留まる。 ＲＥＱｂ（ｎ）： ユニット＃ｎのこのリクエス
ト信号はユニットｎで駆動される。 ＧＮＴｂ（ｎ）： この付与線は内部調停器６６
により駆動される。 ＢＵＲＳＴｂ（ｎ）： このバースト線は、内部トラ
ンザクションバス３５を現在付与され、休みなしの多重
アクセスをするためその維持を希望するユニット＃ｎに
より、駆動される。 ＣＳｂ（ｎ）： このチップ選択線は内部復号
器６２により駆動される。各機能ブロックはそれ自身の
チップ選択信号を有する。 ＲＥＴＲＹｂ（ｎ）： マスタユニット＃ｎが、現在
使用中のスレーブユニットにアクセスしようとすると
き、そのマスターによってこの再試行信号が発生され
る。この再試行信号は内部トランザクションバス３５に
優先性を再要求するときに使用される。 同報（broadcast）信号 ＮＰＣＬＫ： 内部トランザクションバス３
５上のすべてのクロック信号。システムの中央処理ユニ
ット１０は同一のクロックで動作する。すべてのサイク
ルの基準はこのクロックの上昇縁である。 ＩＲＥＳＥＴ： すべてのユニット３４、３
６、３７についての内部リセット。 ＤＥＳＴ-ＢＵＳＹｂ： これは現トランンザクショ
ンバスサイクルのスレーブユニットが使用中であること
を示す。 ＶＡＬＩＤＡＬＬｂ： すべてのＶＡＬＩＤｂ信号の
組み合わせである。この信号はアドレスされたスレーブ
ユニットに対し、ＴＲＡＣＴバス上に有効サイクルが存
在することを示す。

【００４１】図１２を参照する。ＨＰＩ３４は内部復号
器６２を含み、この復号器は個々のユニットへのアクセ
スを復号するため線ＩＡ２ないしＩＡ３１を使用する。
各ユニットはそれ自身のアドレス復号信号を有する。こ
の信号はメモリアクセス、Ｉ／Ｏアクセスの両方につい
て、またユニットが受信するすべての他の命令について
発生される。またこの内部復号器６２はＤＭＡ制御器３
６およびＥＭＣＡユニット３８等のすべてのユニットの
ＢＵＳＹ信号を受信し、ＤＥＳＴ-ＢＵＳＹｂ信号を発
生する。

【００４２】さらに、アドレス復号器６４にはホストＰ
／Ｍバス２０（図３ないしおよび図８を参照）からアド
レス受信信号Ａ２ないしＡ３１が与えられ、機能ブロッ
クＢＩＢ３０等の対応の機能ブロックがホストＰ／Ｍバ
ス２０を通して通信すべく選択されたことを示すＣＨＩ
ＰＳＥＬ信号を発生する。

【００４３】特に関心を払うべきものとして、ユニット
ＨＩＰ３４に含まれる内部調停器６６がある。内部トラ
ンザクションバス３５へのアクセスを得るためユニット
ＨＩＰ３４、ＤＭＡ制御器３６およびＥＭＣＡユニット
３８等のユニットは内部トランザクションバス３５に対
してリクエスト（要求）信号ＲＥＱｂ（０..２）を発生
することによりリクエストを主張しなければならない。
いくつかのリクエストが同時に生ずるかも知れない。従
って、これらのリクエストを解決して最高の優先性をも
つリクエストユニットに付与信号ＧＮＴｂ（０..２）を
発生することが内部調停器６６の仕事である。上述した
ように、好ましい実施例ではＥＭＣＡユニット３８が最
高の優先性「０」を有し、ユニットＨＩＰ３４は最低の
優先性「２」を有する。クロック信号の上昇縁で付与信
号を検出するユニットが次のサイクルで内部トランザク
ションバス３５へのアクセスを有する。

【００４４】内部調停器６６の別の仕事は、バーストモ
ードを処理することである。もしもユニットが付与信号
を検出し、内部トランザクションバス３５上で多重デー
タ転送しようと希望するなら、このユニットはそのバー
スト線をアクティブ化する。例えばもしもＥＭＣＡユニ
ット３８が信号ＲＥＱｂ（０）により内部トランザクシ
ョンバス３５へのアクセスをリクエストし、内部調停器
６６によるＥＭＣＡユニット３８への付与信号ＧＮＴｂ
（０）を受信したなら、後者ＥＭＣＡユニット３８は多
重データ転送のためバースト信号ＢＵＲＳＴｂ（０）を
発行する。このバースト線がアクティブ化されていると
きは、バスアクセスを求める他のいかなるユニットのリ
クエストがあっても、現在の付与信号がアクティブのま
ま保持される。もしもバースト線がアクティブ化されな
いとマスターはもっと高い優先性をもつブロックによっ
て一クロック単位で中断されうることを理解されたい。
内部長的器の機能は、すべてのユニットのＲＥＴＲＹｂ
（０...２）信号を受信し、それらを次回サイクルにお
ける優先性の再注文として使用する。

【００４５】ブロックＢＩＢ３０のような機能ブロック
内のすべてのサイクルはホストＰ／Ｍバス２０上のクロ
ックＰＣＬＫに同期している。内部トランザクションバ
ス３５上のすべてのサイクルがホストＰ／Ｍバス２０上
のクロックＰＣＬＫと同期していることに注目された
い。すべてのクロックタイミングはＰＣＬＫ信号の上昇
縁に基づく。これはＰＣＬＫ信号を基準とする動作が次
の上昇縁の後に起こることを意味する。内部トランザク
ションバス３５上のサイクルを開始するＤＭＡ制御器３
６等の当該ユニットは、「マスター」と呼ばれる。それ
ゆえ、「マスター」により発生される制御信号のいくつ
かは先頭に「Ｍ」が付く。そのサイクルに応答するユニ
ットは「スレーブ」と呼ばれる。「スレーブ」により発
生されるいくつかの信号には「Ｓ」が付く。例えばＤＭ
Ａ制御器３６がホストＰ／Ｍバス２０およびメモリブロ
ックＭＩＢ４０を介してマイクロチャンネル３２からダ
イナミックＲＡＭ４２へのデータ転送を要求している場
合、ＤＭＡ制御器３６がユニットＨＩＰ３４との内部通
信のため内部トランザクションバス３５上の対応のサイ
クルを開始する。信号名の末尾の「ｂ」はこの信号がア
クティブ状態で低レベルであることを意味する。

【００４６】図１３ないし図１６において、内部トラン
ザクションバスすなわちＴＲＡＣＴ３５のいくつかは例
えばＩＡ（２：３１）またはＩＤ（０..３１）のように
「Ｉ」で始まる文字が指定されている。これはそれぞれ
アドレスおよびデータに関するホストＰ／Ｍバス２０の
類似の線、例えばＡ（２：３１）またはＤ（０..３１）
と区別するためである。

【００４７】機能ブロック内の動作を説明する前にホス
トＰ／Ｍバス２０を介して機能ブロック間でなされるバ
ーストモードに関するワークステーションの特徴を説明
することが有効である。特に、図１７、図１８を参照し
てブロックＢＩＢ３０とホストＰ／Ｍバス２０との間の
インターフェースにおける状況をバースト書き込み動作
およびバースト読み取り動作について説明する。

【００４８】図１７において線（ａ）は中央処理ユニッ
トクロックＰＣＬＫ（図１および図５）を表す。ホスト
Ｐ／Ｍバス２０へのアクセスを受信したと後、ブロック
ＢＩＢ３０は次回バスサイクルについてホストＰ／Ｍバ
ス２０をロックする低のアクティブ信号ＬＯＣＫｂ（線
（ｂ））を与える。これには線（ｃ）に示す信号ＳＢＵ
ＲＳＴｂが続く。この信号はバースト書き込みが開始さ
ることを示す。バースト書き込みとは中断なく多数の連
続的アドレスについてデータの書き込みがされることを
言う。信号ＡＤＳｂは線（ｄ）により低のアクティブと
なり、線（ｋ）にＨＰＭＡで示すようにブロックＢＩＢ
３０がホストＰ／Ｍバス２０のアドレスバス部分に第一
アドレスＡ０を与えることを示す。

【００４９】次のサイクルでブロックＢＩＢ３０が線
（ｉ）にＨＰＭＤで示すようにホストＰ／Ｍバス２０の
データ洗浄にデータＤ０を与えるので、信号ＢＲＤＹｂ
がブロックＭＩＢ４０により発生される。これは当該バ
ス線上のデータＤ０がブロックＭＩＢ４０による書き込
みに応答して受理されていることを示す。

【００５０】線（ｃ）の信号ＳＢＵＲＳＴｂがまだ低の
アクティブ状態であるとき、線（ｈ）により信号ＢＵＳ
ＴｂがブロックＭＩＢ４０の内部トランザクションバス
４５（図９）上に発生され、ＭＩＢブロックを通してダ
イナミックＲＡＭ４２への連続データ転送を確実化す
る。

【００５１】信号ＳＢＵＲＳＴｂが低のアクティブ状態
であることに鑑み、ブロックＢＩＢ３０が次のアドレス
Ａ１およびそれに含まれるデータＤ１をホストＰ／Ｍバ
ス２０上に与える。これは次回のサイクルにおいて線
（ｉ）（ｋ）から理解できる。一方Ａ０およびＤ０は、
ＭＩＢ４０を通してダイナミックＲＡＭ４２へ転送を行
なうため、線（ｌ）に「０」で示すようにブロックＭＩ
Ｂ４０の内部トランザクションバス４５により受理され
る。

【００５２】通常は、ホストＰ／Ｍバス２０上にある次
のアドレス／データＡ１およびＤ１はＭＩＢブロック４
０の内部トランザクションバス４５に転送され、直ちに
ブロックＭＩＢ４０により受理される。しかし本発明の
特徴を例示するため、データ転送は一時的に中断される
と仮定する。なぜならばブロックＭＩＢ４０のキャッシ
ュ内でダイナミックＲＡＭのリフレッシュサイクルまた
はオーバーフロー解除のためには、もっと高い優先性を
もつ手続きが行なわれなければならないからである。そ
のような状況は低でアクティブとなる信号ＢＵＳＹｂで
示される。この信号は線（ｇ）で示すように内部トラン
ザクションバス４５上にブロックＭＩＢ４０により発行
される。

【００５３】この期間、ホストＰ／Ｍバス２０はロック
され、信号ＳＢＵＲＳＴｂは低のアクティブ状態に留ま
る。従ってブロックＢＩＢ３０はホストＰ／Ｍバス２０
に次のアドレス／データＡ２／Ｄ２を与える（線（ｉ）
（ｋ））。これはアクティブで低都なる信号ＶＡＬＩＤ
ｂにより有効と認識される。さらにブロックＭＩＢ４０
のホストＰ／Ｍバスインターフェース４４がホストＰ／
Ｍバス２０からＡ１／Ｄ１信号を受信する。

【００５４】ＢＵＳＹｂ信号が低のアクティブ状態とな
るときＢＲＤＹｂ信号が非アクティブ状態となるので、
このデータ転送手続きはＢＵＳＹｂ信号がその非アクテ
ィブ状態となるまで停止される。線（ｉ）、（ｋ）、
（ｌ）からわかるように、データ転送期間の相応の延長
がある。データ転送の再開によって、ブロックＢＩＢ３
０は次のアドレス／データＡ２／Ｄ３をホストＰ／Ｍバ
ス２０に与え、ダイナミックＲＡＭ４２への転送のため
内部トランザクションバス４５上にホストＰ／Ｍバス２
０から受信されたＡ２／Ｄ２をＭＩＢ４０が保持する。

【００５５】図１７の右側に示すように、ＳＢＵＲＳＴ
書き込みサイクルにおいてＬＯＣＫｂ信号およびＳＳＢ
ＵＲＳＴ信号は非アクティブ状態となり、これに信号Ｂ
ＲＤＹｂが続く。内部トランザクションバス４５上のＢ
ＵＲＳＴｂ信号は同様に非アクティブ状態となるので、
Ａ３／Ｄ３のみが受理され、最後の線（ｌ）に「３」で
示すように内部トランザクションバス４５上に転送され
る。

【００５６】上記の説明からブロックＢＩＢ３０からブ
ロックＭＩＢ４０への書き込みサイクルはいかなる符連
青く性があっても維持されることを理解されたい。従っ
てホストＰ／Ｍバス２０へのアクセスのリクエストをす
ることおよびアクセスの付与のため待機することにより
データ転送を再開すると言う必要がない。従って動作速
度が増大し、全体的性能が改善される。

【００５７】図１８は図１７と同様の状況を示すが、た
だしＳＢＵＲＳＴ読み取りサイクル、すなわちブロック
ＭＩＢ４０を介してダイナミックＲＡＭ４２からブロッ
クＢＩＢ３０によって多数の連続的読み取り、行なわれ
れる場合である。この動作はＳＢＵＲＳＴ書き込みサイ
クルと非常に類似しているので重要な相異点のみ明らか
にする。図１８のいろいろの線は図１７の場合と同一の
記号で表記されているが、二つだけ追加的線（ｆ１）お
よび（ｇ１）がある。これらの線の信号Ｍ-ＶＡＬＩＤ
およびＭ-ＢＵＳＹｂはそれぞれ、ブロックＭＩＢ４０
内で現在の内部マスターユニットであるブロックＭＩＢ
４０により発生される内部トランザクションバス４５上
のＶＡＬＩＤｂおよびＢＵＳＹｂ信号である。同様に、
信号Ｓ-ＢＵＳＹおよびＳ-ＶＡＬＩＤ（線（ｇ）、（ｆ
１））は現在の内部スレーブユニットにより発生される
内部トランザクションバス４５上のＢＵＳＹｂおよびＶ
ＡＬＩＤｂ信号である。

【００５８】ここで図８、図１３-１６、特に図１９、
および表１を参照して本発明の好ましい実施例の動作、
特に機能ブロック３０等の動作を、ＢＩＢ３０内の単一
書き込みサイクルについて説明する。

【００５９】基本的にＤＭＡ制御器３６がダイナミック
ＲＡＭ４２へデータを書き込みを希望していると仮定す
る。これはホストＰ／Ｍバス２０とメモリブロックＭＩ
Ｂ４０とを介して達成される。しかし、ホストＰ／Ｍバ
ス２０へのアクセスを得るためにはホストＰ／Ｍバス２
０（図８）へのインターフェースを形成するユニットＨ
ＩＰ３４へアドレスおよびデータが送信される。

【００６０】書き込みサイクルは内部トランザクション
バス３５上の転送一回のみからなる。有効なアドレス、
データおよび命令が同時刻に内部トランザクションバス
３５上に発行される。

【００６１】図１９で線（ａ）は遂行されるべきすべて
のサイクルのタイミングを支配する中央処理ユニットク
ロックＰＣＬＫを表す。ＤＭＡ制御器３６は線（ｂ）に
より最初のアクションとして、アクティブ時に低となる
Ｍ-ＲＥＱｂ信号を発生する。この信号は内部調停器６
６（図１５）へ送信され、調停後、この内部調停器６６
が線（ｃ）によりＭ-ＧＮＴｂ信号をＤＭＡ制御器３６
に返す。

【００６２】線（ｄ）からわかるように、以下の方法が
同時に内部トランザクションバス３５上に与えられる。
それらの信号は、アドレス線ＩＡ２ないしＩＡ３１上の
アドレス信号ＩＡ；線ＩＤ０ないしＩＤ３１上のデータ
信号ＩＤ（０..３１）；二つの線ＩＤＮ（０：１）上の
ユニット同定番号ＩＤＮ（例えば本例のＤＭＡ制御器３
６については「０１」）；および線ＩＣ０、ＩＣ１、Ｉ
Ｃ２上にあってメモリまたはＩ／Ｏデータ書き込みアク
セスを示す命令ＩＣである。

【００６３】図１９の線（ｄ）および（ｇ）を比較する
と、線（ｄ）による情報が内部トランザクションバス３
５上に現われる時間、ＤＭＡ制御器３６がＭ-ＶＡＬＩ
Ｄｂ信号を発生することが判る。各ユニットは有効線を
有する。この線は、マスタユニットがＧＲＡＮＴ信号を
検出し、有効アドレス、データ、および命令を内部トラ
ンザクションバス３５上に提供するときにアクティブ化
される。アドレス、データおよび命令が有効であるかぎ
り、ＶＡＬＩＤｂ信号はアクティブである。

【００６４】受信ユニットが現在使用中であってもＶＡ
ＬＩＤｂ信号はアクティブ化できる。この場合、内部ト
ランザクションバス３５および有効信号は当該受信ユニ
ットがそのＢＵＳＹ線をリセットするまではアクティブ
に留まらなければならない。次いでマスターがＶＡＬＩ
Ｄｂを非アクティブ化して、次回の上昇縁で内部トラン
ザクションバス３５を開放することができる。線（ｅ）
による信号Ｍ-ＢＵＲＳＴｂが非アクティブデータ高レ
ベルであることは、どのユニットもバーストモードを全
く意図していないことを示す。線（ｆ）はユニットＨＩ
Ｐ３４により発生された信号Ｓ-ＢＵＳＹｂがアクティ
ブで低レベルとなることを例示しており、これはスレー
ブが線（ｄ）による情報を支配し、機能ブロックＢＩＢ
３０内の別のオペレーションとは独立にこれをホストＰ
／Ｍバス２０に与える状況にあることを示す。各ユニッ
トはそれ自身のビジーライン（使用中を示す線）を有す
る。ビジーラインはユニットが新規の命令を受理できな
いことを他のユニットに告げるのに使用される。

【００６５】ＢＵＳＹ信号は完了するのに二サイクル以
上を必要とする命令をユニットが受信したときのみ、ア
クティブ化される。この場合はユニットが有効な命令を
受信した後の上昇クロック縁で直ちにＢＵＳＹ信号がア
クティブ化される。

【００６６】ユニットのＢＵＳＹ信号が非アクティブ化
されているかぎりにおいて、当該ユニットは次回のクロ
ック上昇縁で内部トランザクションバス３５から新たな
命令を受理することができる。ＢＵＳＹ信号はその命令
の完了の一クロック前に非アクティブ化される。

【００６７】図１９の右側部分に示す状況は、アドレス
スレーブユニット、すなわちユニットＨＩＰ３４、が現
在のＴＲＡＣＴバスサイクルにおいてビジーであるため
の遅延がある点で、左側部分とは異なる。従って、信号
ＤＥＳＴ-ＢＵＳＹｂ信号がユニットＨＩＰ３４の内部
復号器６２から線（ｈ）に発生され、線が使用中である
ことを示すそのＢＵＳＹ信号が再び非アクティブで高と
なったことを示すまで、線（ｂ）、（ｃ）、（ｄ）およ
び（ｇ）に示す信号が延長される。

【００６８】線（ｉ）のＭ-ＲＥＴＲＹｂ信号によっ
て、ＤＭＡ制御器３６は内部調停器６６に影響を与え、
優先性の再構成をできる。

【００６９】ここで図８、図１２、特に図２０および表
１を参照してＢＩＢ内の単一読み取りサイクルについて
機能ブロックの動作を説明する。

【００７０】例えばＤＭＡ制御器３６が４２からデータ
を読み取りたいとき希望したと仮定する。これはホスト
Ｐ／Ｍバス２０およびブロックＭＩＢ４０により達成さ
れる。書き込みサイクルに関して説明したようにＤＭＡ
制御器３６とホストＰ／Ｍバス２０との間の通信にイン
ターフェースＨＰＩ３４が使用される（図８参照）。再
び、ＤＭＡ制御器３６がマスターとなりインターフェー
スＨＰＩ３４がスレーブとなる。

【００７１】読み取りサイクルは図２０の右側および右
側の部分の二つの部分からなる。

【００７２】再び、書き込みサイクルではＤＭＡ制御器
３６がマスターとしてその時点でデータ線を無効にした
ままアドレスおよび命令を駆動している内部トランザク
ションバス３５上に読み取りサイクルを主張する。これ
は図２０の線（ａ）、（ｂ）、（ｃ）、（ｄｌ）、
（ｇ）に示される。信号ＶＡＬＩＤｂが高の非アクティ
ブとなると、スレーブとして働いているインターフェー
スＨＰＩ３４はＳ-ＢＵＳＹｂ信号（線（ｆ））を低の
アクティブとし、他方ＤＭＡ制御器３６はそのＭ--ＢＵ
ＳＹｂ信号（線（ｌ））を同様に低のアクティブとす
る。両方の信号とも読み取りサイクルが完了するまで低
のアクティブに留まる。

【００７３】読み取りサイクルの第二の部分で、本例で
はスレーブであるインターフェースＨＰＩ３４が、図２
０の右側部分に示すようにインターフェースＨＰＩ３４
がアドレス、命令信号マスターＩＤおよび有効データの
すべてを駆動している読み戻しサイクルにある期間、応
答する。これは低でアクティブとなるＳ-ｂＡＬＩＤｂ
信号（線（ｈ））により確認される。図２０の右側部分
はいかにしてスレーブインターフェースＨＰＩ３４が読
み戻しサイクルを開始するため内部トランザクションバ
ス３５へのアクセスを探すかを示す。再び、これにはリ
クエスト信号Ｓ-ＲＥＱｂ（線（ｉ））および付与信号
Ｓ-ＧＮＴｂ（線（ｋ））が関与する。再び、スレーブ
ユニット、すなわちインターフェースＨＰＩ３４が使用
中であることを信号ＤＥＳＴ-ＢＵＳＹｂ（線（ｋ））
が示す。他方、Ｓ-ＲＥＴＲＹ信号（線（ｎ））は内部
調停器６６内の優先性を再構成する機会を与える。

【００７４】本発明の各機能ブロックはＤＭＡ制御器３
６およびインターフェースＨＰＩ３４等のＤＭＡ動作ユ
ニット間の通信に関して、ブロックＢＩＢ３０およびブ
ロックＭＩＢ４０の様な個々の機能ブロック間の通信に
関与するときの主動作システムのように設計されている
ことに注意されたい。

【００７５】前述したように本発明の特徴はブロックＢ
ＩＢ３０またはブロックＭＩＢ４０の様な機能ブロック
内にバーストモードを与えたことにある。この特徴を図
２０および図２１を参照して詳細に例示する。図２１は
バースト書き込みサイクルに対するタイミング図であ
り、図２２はバースト読み取りサイクルに対するタイミ
ング図である。使用される信号は単一書き取りまたは読
み取りサイクルに使用されるものと同一である。

【００７６】内部トランザクションバス３５上のバース
ト書き込みサイクルおよびバースト読みとＡサイクルは
ホストＰ／Ｍバス２０上のバーストモード読み取り／書
き込みサイクルと非常に類似して行なわれることに注意
されたい。従って内部バーストモードの以下の説明は図
１７および図１８に関する前記説明に基づいており、特
定の状況について追加的情報を付加するに留める。

【００７７】図１９と比較するときの重要な差異がＭ-
ＢＵＲＳＴｂ信号（線（ｅ））、図１９および図２１）
にある。この信号はデータバースト書き込みサイクルに
対して低のアクティブ状態となり、転送の終了まで低の
アクティブに留まる。図２１の最後の線（ｄ）に示すよ
うにマスターＤＭＡ制御器３６はＭ-ＶＡＬＩＤｂ信号
（線（ｇ））を低にして内部トランザクションバス３５
上の相応の線上にアドレス＃１、＃２、＃３および＃４
に対して連続的にアドレス、データ、命令およびユニッ
トＩＤ番号を提供する。

【００７８】バーストモードにおいてはデータ転送を一
時的に停止するのにもＢＵＳＹ信号が使用されることに
注意されたい。マスターはそのＢＵＳＹ信号をバースト
モード読み取りサイクルでも使用する。スレーブは本例
ではインターフェースＨＰＩ３４であるがそれがそのＢ
ＵＳＹ信号をバーストモード書き込みサイクルに使用す
る。したがってマスターおよびスレーブの両方が一時的
にバーストモードを停止することができるが、図１９の
右側部分に例示する単一書き込みサイクルの延長と同様
の方法でバースト接続を保持する。

【００７９】特に、このことは最後の線（ｄ）で認識で
きる。この線では事項＃１が「一サイクルで読み取り」
されるが事項＃２および＃３は２サイクル延長されてい
る。このようにしていかなる一時的不連続がデータ転送
にあっても現行バースト書き込みサイクルは中断されな
い。

【００８０】図２２はブロックＢＩＢ３０内のバースト
読み取りサイクルを例示する。これは、意図された数の
データ事項を転送するに必要な時間、Ｍ-ＢＵＲＳＴｂ
信号が低のアクティブ状態となる点を除き、単一の読み
取りサイクルと非常に類似する。再び、バースト読み取
りサイクルは二つの部分からなり、その第二の部分は一
つのアドレスに対してのみならず多数の連続的アドレス
に対しても読み戻しを与える。このことは関連の線
（ｄ）および（ｄｌ）に示してある。

【００８１】上に機能ブロックＢＩＢ３０の動作につい
て述べたが、ブロックＭＩＢ４０、ＰＩＢ５０のような
各機能ブロックもそれぞれホストＰ／Ｍバスインターフ
ェースＨＰＩ３４、４４、または５４を使用して同様に
構成することができることを理解されたい。さらに、こ
れら機能ブロックは各々内部トランザクションバスＴＲ
ＡＣＴ３５、４５、または５５を有し、各機能ブロック
のいろいろのユニットは調停器６６のような内部調停器
を介して指定の優先性に従ってこの内部トランザクショ
ンへのアクセスを得ることができる。また一つの機能ブ
ロックには三つ以上のユニットが存在でき、内部トラン
ザクションバス３５を相応に延長させて複数のブロック
ＢＩＢ３０およびＭＩＢ４０、または別の「ＩＤ番号」
の線をもつホストＰ／Ｍバス２０を設けることができ
る。同様の組織化および設計を機能ブロックのすべてに
適用して設計時間および誤設計を著しく低減できる。

【００８２】中央処理ユニット１０は機能ブロック３０
の上記動作の詳細をすべて支援するよう行動する必要性
は全くないことに注目されたい。すなわち、各機能ブロ
ックは自己完結型のユニットで、内部トランザクション
バス３５上で行なわれる機能ブロックＢＩＢ３０内の書
き込み／読み取りサイクルすべてを制御する義務から中
央処理ユニット１０を開放する。

【００８３】特に、中央処理ユニットが命令を機能ブロ
ックへ送った後は、さらに中央処理ユニットの制御がな
くても機能ブロックがこの命令を行なう。例えば、機能
ブロックＢＩＢ３０に送られたそのような命令はマイク
ロチャンネル３２からダイナミックＲＡＭ４２への書き
込みデータがある。各機能ブロックは論理回路およびそ
のプロセスを実行するためのフリップフロップ等の回路
を含む。すべてこれらは「状態決定装置」に含まれ、実
行すべきプロセスおよび特定の条件に従って当業者が与
えることができる。

【００８４】別の特徴として、読み取りおよび書き込み
オペレーションは一サイクル内にマスターユニットまた
はスレーブユニットの動作に基づいて実行され、その場
合読み取りサイクルに対して特定の優れた性能が得られ
ることに注目されたい。すなわち、マスターが読み取り
リクエストをした一サイクル後、準備完了次第、リクエ
ストされたそのデータを一サイクル内にスレーブが独立
に戻す。

【００８５】別の特徴として、機能ブロックＢＩＢ３０
のリクエスト／付与の手続きに関して、バスマスター機
能が中央処理ユニット１０から機能ブロックＢＩＢ３０
へ転送されることに注目されたい。図３ないし図７でＣ
ＴＩＮ（０..１）信号が信号「１１」へ動的に変化する
ことがこれを示している。この信号「１１」は信号ＣＴ
（０..１）としてメモリブロックＭＩＢ４０および機能
ブロックＢＩＢ３０に与えられるものである。

【００８６】このようにワークステーションに新規アー
キテクチャを採用したため、動作速度を高めると共に待
機状態を低減することができ、全体的性能が著しく改善
されたことを理解されたい。さらに、種々の形式のマイ
クロプロセッサを含む異なった構成のワークステーショ
ンで使用する機能ブロックを標準化すること、またマイ
クロチャンネルおよびメモリブロックを多重化すること
により、製造、組立、およびサービスにかかるコストを
著しく低減できる。

【００８７】この事実は特に、各機能ブロックが一チッ
プ（好ましくはＨＣＭＯＳデバイスである）で与えられ
る本実施例のワークステーションにとって真である。各
チップはすべてレジスタ論理回路等の必要なサブユニッ
トを含む。これらチップは標準化されはするが、広範囲
のシステム構成で使用できるものである。なぜならばこ
れらは中央処理ユニットの形式、動作周波数、ダイナミ
ックＲＡＭメモリ空間等の構成化に必要なデータに対し
て十分なレジスタ空間を含んでいるからである。

【００８８】一例を挙げれば、チップは簡単にワークス
テーションのシステムボードに設置できる２０８ピン使
用のＡＳＩＣパッケージで与えることができる。

【図面の簡単な説明】

【図１】本発明によるワークステーションの一実施例の
全体図で、ワークステーションの種々の機能ブロックお
よびそれらの相互接続を示す。

【図２】図３ないし図７の配置を示す図である。

【図３】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の一部である。

【図４】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図５】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図６】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図７】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。

【図８】機能ブロックＢＩＢのブロック線図である。

【図９】メモリインターフェースブロックＭＩＢの線図
である。

【図１０】ローカル周辺装置およびビデオグラフィック
アレーインターフェースＰＩＢのブロック線図の一部で
ある。

【図１１】ローカル周辺装置およびビデオグラフィック
アレーインターフェースＰＩＢのブロック線図の残りの
一部である。

【図１２】図１３ないし図１６の配置を示す図である。

【図１３】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の一部である。

【図１４】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の他の一部である。

【図１５】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の他の一部である。

【図１６】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の他の一部である。

【図１７】二つの機能ブロック間のバースト書き込みサ
イクルについて、本発明のワークステーションの動作を
説明するのに使用するタイミング図である。

【図１８】二つの機能ブロック間のバースト読み取りサ
イクルについて、本発明のワークステーションの動作を
説明するのに使用するタイミング図である。

【図１９】単一書き込みサイクルについて、本発明のワ
ークステーションの動作を説明するのに使用するタイミ
ング図である。

【図２０】単一読み取りサイクルについて、本発明のワ
ークステーションの動作を説明するのに使用するタイミ
ング図である。

【図２１】バースト書き込みモードで動作するときの本
発明のワークステーションの動作を説明するのに使用す
るタイミング図である。

【図２２】バースト読み取りモードで動作するときの本
発明のワークステーションの動作を説明するのに使用す
るタイミング図である。

【符号の説明】

１０ 中央処理ユニット １２ コプロセッサ ２０ ローカルバス ３０ バスインターフェースブロック ３２ マイクロチャンネルバス ４０ メモリインターフェースブロック ５０ 周辺機器およびビデオグラフィックアクセスイン
ターフェースブロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】中央処理ユニットを含むワークステーショ
   ンにおいて、外部バス、メモリおよび周辺ユニットにそ
   れぞれ接続された第一、第二および第三の集積回路イン
   ターフェースチップと、該中央処理ユニットおよび該チ
   ップに接続されたローカルバスとを含み、各チップがそ
   の中に設置された動作ユニットを相互接続する内部バス
   と選択された動作ユニット用のバーストモード制御線と
   を含むことにより、該内部バスへのアクセスを得てその
   バーストモード制御線をアクティブ化した動作ユニット
   が該内部バスを複数サイクルにわたりロックを実行し、
   その間データが該内部バスを介して連続的にバーストモ
   ードで転送されるようにされたことを特徴とするワーク
   ステーション。
2. 【請求項２】ローカルバスにより中央処理ユニットに接
   続された集積回路インターフェースチップであって、複
   数の動作ユニットと、該動作ユニットを相互接続する内
   部バスとを含み、選択された動作ユニット用のバースト
   モード制御線を該内部バスが含むことにより、該動作ユ
   ニットが該内部バスへのアクセスを得、そのバーストモ
   ード制御線をアクティブ化し、複数サイクルにわたり該
   内部バスをロックし、その間データが該内部バスを介し
   て連続的にバーストモードで転送されるようにされたこ
   とを特徴とするワークステーション。