JPH04350754A - データチャンネルに対するインターフェースを含むワークステーションまたは類似のデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はワークステーションまた
は類似のデータプロセスシステムに関し、特にワークス
テーションの外部バスと内部バスとの間でデータを転送
するシステムおよび方法に関する。

【０００２】

【従来の技術】多くのワークステーションその他のデー
タ処理システムはシステムメモリ、中央処理ユニット（
ＣＰＵ）等の構成要素を相互接続している内部バスを用
いて設計される。用途によってはワークステーションの
内部バスを異なる動作特性で動作する外部バスまたはマ
イクロチャンネルバスの様なデータチャンネルに接続す
ることが必要である。そのような異なる動作特性には動
作周波数、バス幅、データ転送モード等がある。例えば
マイクロチャンネルは単一のアドレスワードに続いて複
数のデータワードが送信または受信できる「ストリーミ
ングモード」を有することがある。

【０００３】

【発明が解決しようとする課題】それゆえ本発明は異な
る動作特性を有するデータバス間でデータを転送するた
めの新規かつ改良されたシステムおよび方法を与えるこ
とを課題とする。

【０００４】本発明の別の課題はホスト中央処理ユニッ
トとデータチャンネルとの間のインターフェース回路を
与えてシステムの柔軟性を強化することである。

【０００５】本発明の別の課題はマイクロチャンネルス
トリーミングモードに適合するマイクロチャンネルバス
へのインターフェースを与えることである。

【０００６】

【課題を解決するための手段】本発明の一態様は第一お
よび第二バス間でデータ転送を行なうインターフェース
回路である。この回路は複数のレジスタを有するバッフ
ァと書き込み装置および読み取り装置を含む。この書き
込み装置は該第二バスから受信したデータワードを非シ
ーケンシャルレジスタ（ｎｏｎ−ｓｅｑｕｅｎｔｉａｌ
　ｒｅｇｉｓｔｅｒｓ　）に格納する。該読み取り装置
はそのデータワードをシーケンシャルレジスタから該第
一バスへ転送する。

【０００７】本発明の別の態様はデータワードシーケン
スをデータバス間で転送する方法である。第二のバスか
ら受信したデータワードは分類されてバッファ内のレジ
スタに格納される。それらのデータワードはその後分類
された順序にしたがって該レジスタから該第一バスへ転
送される。

【０００８】本発明によるワークステーションは、所謂
ストリーミングモードで動作しているデータチャンネル
とバーストモードで動作しているホストコンピューター
が通信できるようにする点で優れた柔軟性を与える。ス
トリーミングモードとは８０メガバイト／秒までの非常
な高速で、すなわちホストコンピューターが扱うことの
できるデータワード長の２倍のデータブロック（６４ビ
ット長さ）で、データが転送される方式を言う。

【０００９】本発明の好ましい実施例によるワークステ
ーションでは、データチャンネルによりバースト送信さ
れるデータの各データワードが、選択されたバッファレ
ジスタ中に書き込まれるように、書き込み制御装置（書
き込み装置）が構成されており、またバッファの格納ロ
ケーションに格納されたそれぞれのデータワードが予定
のシーケンスで読みだされるよう、読み取り制御装置（
読み取り装置）が構成されている。これによってホスト
コンピューターへ印加すべくバッファからデータワード
が読みだされる順序は、データチャンネルからこれらデ
ータワードが転送された順序と異なってもよい。

【００１０】本発明の好ましい実施例によるワークステ
ーションは、ストリーミングモードで動作しているデー
タチャンネルと、バーストモードで動作しているときは
ある一定の順序でデータワードを受信しなければならな
いマイクロプロセッサ、例えばインテル８０４８６マイ
クロプロセッサとの間の通信を可能にする、という別の
優れた柔軟性を有する。

【００１１】

【実施例】本発明の一実施例を添付図面を参照して説明
する。

【００１２】図１は本発明に基づくワークステーション
またはデータ処理システムの好ましい実施例を示す。

【００１３】基本的には中央処理ユニット１０はホスト
Ｐ／Ｍバス２０を介して機能ブロック３０、４０、５０
と通信し、特にデータチャンネル（マイクロチャンネル
バス）へのアクセスのため一つまたは複数のバスインタ
ーフェースブロックＢＩＢ３０と、メモリおよびキャッ
シュ制御のため一つまたは複数のメモリブロックＭＩＢ
４０と、ローカル周辺装置およびビデオグラフィックア
レー（ＶＧＡ）インターフェースブロックＰＩＢ５０と
通信する。

【００１４】中央処理ユニット１０には例えばインテル
８０３８６、８０３８６ＳＸ、８０４８６マイクロプロ
セッサ等の種々の型が使用できることに注意されたい。 また数学的コプロセッサであるインテル８０３８７ある
いは８０３８７ＳＸ等のコプロセッサ１２も追加できる
。

【００１５】機能ブロックＢＩＢ３０はホストＰ／Ｍバ
ス２０と、在来のアダプタボード等の入／出力デバイス
を装着するための複数のスロット３２ａを備えたマイク
ロチャンネル３２との間のインターフェースとして与え
られ、当該ステーションの他の機能ブロックとの通信に
おけるマスターとして働くことのできるマイクロプロセ
ッサを備えた在来のアダプタボードを含んでいる。アダ
プタボードの一例は追加メモリを担持する回路ボードで
ある。さらに制御器３２ｂは固定ディスクドライブを制
御するマイクロチャンネルに接続されている。

【００１６】機能ブロック（ＭＩＢ）ＭＩＢ４０はホス
トＰ／Ｍバス２０と、Ｄラム（ＲＡＭ）メモリ４２との
間のインターフェースを形成する。このＤラムは別のサ
イズを有してもよい。さらにＭＩＢ４０は通常のＢＩＯ
Ｓロム（ＲＯＭ）メモリ４２ａへのアクセスを制御する
。

【００１７】周辺インターフェース機能ブロック（ＰＩ
Ｂ）５０（図１）はそれぞれの制御ブロックを介してホ
ストＰ／Ｍバス２０と種々の在来のシステムデバイスお
よび周辺デバイスとの間のインターフェースを形成する
。これらすべてのデバイスは当業者には公知であり、そ
れゆえこれ以上詳述しない。

【００１８】各機能ブロックＢＩＢ３０、ＭＩＢ４０、
ＰＩＢ５０は各々がホストＰ／Ｍバス２０と各機能ブロ
ックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に接続される
個々のデバイスとの間の通信を達成するに必要なすべて
の素子、例えばレジスタおよび論理回路等、を含むワン
チップとして特に設計されている。

【００１９】図１に示すようにＭ個の機能ブロックＢＩ
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。従って異なった中央処理ユニット
および著しく異なったメモリ容量を備えた非常に広範な
種類の構成が達成出来る。各チップはシステムの種々の
構成に合致するよう非常に多様に構成できる。

【００２０】各機能ブロック３０、４０、５０にはシス
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションとは比較的独立なオペレーショ
ンを与えるある種の能力が与えられている。このことに
よりＢＩＢ３０、ＭＩＢ４０等の機能ブロック間のデー
タ転送の制御その他の多数のプロシージャから中央処理
ユニットを開放できる。例えば機能ブロックＭＩＢ４０
はダイナミックラム（ＤＲＡＭ）のリフレッシュサイク
ルを組織化し、これらに含まれるキャッシュのオーバー
フローの整理をする。

【００２１】基本的には各機能ブロック３０、４０、５
０はホストＰ／Ｍバス２０と個々のインターフェースト
ランザクションバスとの間のインターフェースユニット
を含む。そのタイミングは中央処理ユニットクロックに
基づいているが、各機能ブロック内の読み取りあるいは
書き込み等のすべてのオペレーションはシステムの一サ
イクル内で独立に行なわれる。他方中央処理ユニットは
少なくとも中央処理ユニットクロックの２サイクルを必
要とする。従ってこの形式のシステムアーキテクチャは
、中央処理ユニットに必要な待機状態が低減することに
より著しく性能が改善され、高い全体的動作速度が得ら
れる。

【００２２】特に図３を参照すると、この図に示される
バスインターフェースブロックＢＩＢ３０は、好ましく
は一個のマイクロチップ上に構成されており、ホストＰ
／Ｍバス２０とＥＭＣＡユニット３８への通信接続を与
える内部トランザクションバス３５との間のインターフ
ェースを形成するホストＰＭバスインターフェースＨＰ
Ｉ３４を含む。ＥＭＣＡユニットは少なくとも一個のマ
イクロチャンネルに対するインターフェースユニットで
ある。このＥＭＣＡユニット３８は、マイクロチャンネ
ル３２へのアクセスのため、拡張ＭＣＡバス制御器もし
くはＭＣＡユニット３９に接続されている同期ユニット
ＳＹＮＣ（シンクロナイザ）３７を含む。ＥＭＣＡユニ
ット３８のさらに詳細な説明は図１４に関して述べる。

【００２３】内部トランザクションバス３５にはさらに
、ブロックＭＩＢ４０およびホストＰ／Ｍバス２０を介
してなされるダイナミックＲＡＭメモリ４２およびマイ
クロチャンネル３２間のデータ転送を制御するためのＤ
ＭＡ制御器３６がある。

【００２４】このワークステーションは、種々の形式の
中央処理ユニットの一つおよびシステムに含むべき複数
のマイクロチャンネルとダイナミックＲＡＭメモリユニ
ットを使用できる点で、高度の柔軟性を与える。これは
予じめ定められたの中央処理ユニットが唯一個のマイク
ロチャンネルおよび一個のダイナミックＲＡＭメモリブ
ロックのみと通信する公知ワークステーションと対照を
なす。

【００２５】特に拡張されたホストＰ／Ｍバスが図３な
いし図７に示されている。特に中央処理ユニット１０内
において、インテル８０３８６等のマイクロプロセッサ
の在来の入／出力ポートは、アドレスポートＡ（２、．
．．３１）、データポートＤ（０、．．．３１）、バイ
トイネーブルポートＢＥｂ（０、．．．３）およびアド
レスステータス出力ＡＤＳｂが示されている。出力ＡＤ
Ｓｂは有効なバスサイクル定義およびアドレスが利用で
きることを示し、アドレスが駆動されると同一のクロッ
クでアクティブに駆動される。出力ＡＤＳｂはアクティ
ブで低レベルとなる。本システムのクロックＰＣＬＫは
クロックオッシレータ６０で発生されて中央処理ユニッ
ト１０の入力ポートＰＣＬＫおよび機能ブロックＢＩＢ
３０、ＭＩＢ４０、ＰＩＢ５０に印加される。これらの
入／出力ポートおよび中央処理ユニット１０の他のすべ
ての入／出力ポート、並びにそこに示されている信号は
従来のものである。従ってこれ以上これらについては詳
述しない。

【００２６】図３ないし図７からわかるように、機能ブ
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロックおよび中央処
理ユニット１０を相互に接続するための追加的ポートと
その付随のバス線がさらに設けられている。それは例え
ばＣＴ（０．．１）で、これはホストＰ／Ｍバス内に含
まれる二線の組み合わせであり、ホストＰ／Ｍバスへの
アクセスを持つプロセッサ（または機能ブロック）の型
式を示すものである。ＢＲＥＱｂ（０．．．３）は、四
個のＢＩＢ３０がそれぞれ一リクエスト線でＰＩＢ５０
に接続されていると仮定したときのホストＰ／Ｍバスリ
クエスト信号である。ＢＧＮＴｂ（０．．３）は、ＢＲ
ＥＱｂ（０．．．３）でホストＰ／Ｍバスへのアクセス
要求した機能ブロックＢＩＢ３０に対し、機能ブロック
ＰＩＢ５０から送信されるホストＰ／Ｍバス付与信号で
ある。ＳＢＵＲＳＴＢＬｂは、バーストモードでの転送
を一次的に停止するがそのバースト条件を維持するため
機能ブロックＢＩＢ３０の一つから発生される信号であ
る。ＣＩＮおよびＣＯＵＴはシステム構成化ルーチンで
使用する入／出力信号である。

【００２７】特にＢＩＢ３０を例にとり、図８ないし図
１３を参照して一つの機能ブロックの設計特徴を説明す
る。

【００２８】前述したように機能ブロックＢＩＢ３０は
基本的にはユニットＨＩＰ３４、ＤＭＡ制御器３６、同
期ユニット３７およびＭＣＡユニット３９を含む。ＭＣ
Ａユニット３９は図１０ないし図１３に示すように実際
にはＥＭＣＡユニット３８に結合されている。これら３
個のユニットは中央処理ユニット１０と同様に内部トラ
ンザクションバス３５および機能ブロックＢＩＢ３０、
ＭＩＢ４０、ＰＩＢ５０を介して相互に通信する。

【００２９】従って機能ブロックＢＩＢ３０は中央処理
ユニット１０その他のバスマスターの制御なしでいくつ
かの機能を行なう自己完結機能ブロックである。

【００３０】図１０ないし図１３を図３ないし図７と比
較すると、ホストＰ／Ｍバス２０および内部トランザク
ションバス３５の信号および対応する線に密接な類似点
があることがわかる。

【００３１】ＴＲＡＣＴバス３５に接続された各ユニッ
ト３４、３６、３８はＶＡＬＩＤ信号、ＲＥＱＵＥＳＴ
信号、ＧＲＡＮＴ信号およびＢＵＲＳＴ信号を有する。 各ユニットはＩＤ番号を有するが、これらは「０」を最
優先する優先性に従う。特にＥＭＡ３８は＃０に、ＤＭ
Ａ制御器３６は＃１に、ＨＰＩ３４は＃２に指定されて
いる。

【００３２】以下の表にはＴＲＡＣＴ３５の主な信号が
挙げられている。 表　　１ ＩＡ（２：３１）：　　　　　　内部アドレスビット２
ないし３１ ＩＢＥｂ（０：３）：　　　　内部バイトイネーブル０
ないし３ ＩＤＮ（０：１）：　　　　　　フロックＩＤ番号（ブ
ロックの最大番号は４） ＩＤ（０：３１）：　　　　　　　　内部データビット
０ないし３１ ＶＡＬＩＤｂ（ｎ）：　　　　ユニット＃ｎのこの有効
信号はＴＲＡＣＴバス３５上のアドレス、データおよび
命令が有効であるとき、ユニット＃ｎにより駆動される
。 ＢＵＳＹｂ（ｎ）：　　　　　　ユニット＃ｎが使用中
（ｂｕｓｙ）であるときはユニット＃ｎのこのＢＵＳＹ
信号がその時点でアクティブとなる。この信号はバース
トモード中、一次的にデータ転送を停止させる。その場
合バーストモードはアクティブに留まる。 ＲＥＱｂ（ｎ）：　　　　　　　　ユニット＃ｎのこの
リクエスト信号はユニットｎで駆動される。 ＧＮＴｂ（ｎ）：　　　　　　　　この付与線は内部調
停器６６により駆動される。 ＢＵＲＳＴｂ（ｎ）：　　　　このバースト線は、内部
トランザクションバス３５を現在付与され、休みなしの
多重アクセスをするためその維持を希望するユニット＃
ｎにより、駆動される。 ＣＳｂ（ｎ）：　　　　　　　　　　このチップ選択線
はアドレス復号器６４により駆動される。各機能ブロッ
クはそれ自身のチップ選択信号を有する。 ＲＥＴＲＹｂ（ｎ）：　　　　マスタユニット＃ｎが、
現在使用中のスレーブユニットにアクセスしようとする
とき、そのマスターによってこの再試行信号が発生され
る。この再試行信号は内部トランザクションバス３５に
優先性を再要求するときに使用される。 同報（ｂｒｏａｄｃａｓｔ）信号 ＮＰＣＬＫ：　　　　　　　　　　　　内部トランザク
ションバス３５上のすべてのクロック信号。システムの
中央処理ユニット１０は同一のクロックで動作する。す
べてのサイクルの基準はこのクロックの上昇縁である。 ＩＲＥＳＥＴ：　　　　　　　　　　すべてのユニット
３４、３６、３７についての内部リセット。 ＤＥＳＴ−ＢＵＳＹｂ：　　　　これは現トランンザク
ションバスサイクルのスレーブユニットが使用中である
ことを示す。 ＶＡＬＩＤＡＬＬｂ：　　　　すべてのＶＡＬＩＤｂ信
号の組み合わせである。この信号はアドレスされたスレ
ーブユニットに対し、ＴＲＡＣＴバス上に有効サイクル
が存在することを示す。

【００３３】図１２を参照する。ＨＰＩ３４は内部復号
器６２を含み、この復号器は個々のユニットへのアクセ
スを復号するため線ＩＡ２ないしＩＡ３１を使用する。 各ユニットはそれ自身のアドレス復号信号を有する。こ
の信号はメモリアクセス、Ｉ／Ｏアクセスの両方につい
て、またユニットが受信するすべての他の命令について
発生される。またこの内部復号器６２はＤＭＡ制御器３
６およびＥＭＣＡユニット３８等のすべてのユニットの
ＢＵＳＹ信号を受信し、ＤＥＳＴ−ＢＵＳＹｂ信号を発
生する。

【００３４】さらに、アドレス復号器６４にはホストＰ
／Ｍバス２０（図３ないしおよび図８を参照）からアド
レス受信信号Ａ２ないしＡ３１が与えられ、機能ブロッ
クＢＩＢ３０等の対応の機能ブロックがホストＰ／Ｍバ
ス２０を通して通信すべく選択されたことを示すＣＨＩ
ＰＳＥＬ信号を発生する。

【００３５】特に関心を払うべきものとして、ユニット
ＨＩＰ３４に含まれる内部調停器６６がある。内部トラ
ンザクションバス３５へのアクセスを得るためユニット
ＨＩＰ３４、ＤＭＡ制御器３６およびＥＭＣＡユニット
３８等のユニットは内部トランザクションバス３５に対
してリクエスト（要求）信号ＲＥＱｂ（０．．２）を発
生することによりリクエストを主張しなければならない
。 いくつかのリクエストが同時に生ずるかも知れない。従
って、これらのリクエストを解決して最高の優先性をも
つリクエストユニットに付与信号ＧＮＴｂ（０．．２）
を発生することが内部調停器６６の仕事である。上述し
たように、好ましい実施例ではＥＭＣＡユニット３８が
最高の優先性「０」を有し、ユニットＨＩＰ３４は最低
の優先性「２」を有する。クロック信号の上昇縁で付与
信号を検出するユニットが次のサイクルで内部トランザ
クションバス３５へのアクセスを有する。

【００３６】内部調停器６６の別の仕事は、単一アドレ
スワードにより先導された複数データワードが送信され
るバーストモードを処理することである。もしもユニッ
トが付与信号を検出し、内部トランザクションバス３５
上で多重データ転送しようと希望するなら、このユニッ
トはそのバースト線をアクティブ化する。例えばもしも
ＥＭＣＡユニット３８が信号ＲＥＱｂ（０）により内部
トランザクションバス３５へのアクセスをリクエストし
、内部調停器６６によるＥＭＣＡユニット３８への付与
信号ＧＮＴｂ（０）を受信したなら、後者ＥＭＣＡユニ
ット３８は多重データ転送のためバースト信号ＢＵＲＳ
Ｔｂ（０）を発行する。このバースト線がアクティブ化
されているときは、バスアクセスを求める他のいかなる
ユニットのリクエストがあっても、現在の付与信号がア
クティブのまま保持される。また内部調停器６６はすべ
てのユニットのＲＥＴＲＹｂ（０．．．２）信号を受信
し、それらを次回サイクルにおける優先性の再注文とし
て使用する。

【００３７】内部トランザクションバス３５上のすべて
のサイクルがホストＰ／Ｍバス２０上のクロックＰＣＬ
Ｋと同期していることに注目されたい。すべてのクロッ
クタイミングはＰＣＬＫ信号の上昇縁に基づく。これは
ＰＣＬＫ信号を基準とする動作が次の上昇縁の後に起こ
ることを意味する。内部トランザクションバス３５上の
サイクルを開始するＤＭＡ制御器３６等の当該ユニット
は、「マスター」と呼ばれる。それゆえ、「マスター」
により発生される制御信号のいくつかは先頭に「Ｍ」が
付く。そのサイクルに応答するユニットは「スレーブ」
と呼ばれる。「スレーブ」により発生されるいくつかの
信号には「Ｓ」が付く。例えばＤＭＡ制御器３６がホス
トＰ／Ｍバス２０およびメモリブロックＭＩＢ４０を介
してマイクロチャンネル３２からダイナミックＲＡＭ４
２へのデータ転送を要求している場合、ＤＭＡ制御器３
６がユニットＨＩＰ３４との内部通信のため内部トラン
ザクションバス３５上の対応のサイクルを開始する。信
号名の末尾の「ｂ」はこの信号がアクティブ状態で低レ
ベルであることを意味する。

【００３８】図１０ないし図１３において、内部トラン
ザクションバスすなわちＴＲＡＣＴ３５のいくつかは例
えばＩＡ（２：３１）またはＩＤ（０．．３１）のよう
に「Ｉ」で始まる文字が指定されている。これはそれぞ
れアドレスおよびデータに関するホストＰ／Ｍバス２０
の類似の線、例えばＡ（２：３１）またはＤ（０．．３
１）と区別するためである。

【００３９】本発明によるシンクロナイザの詳細な説明
に入る前に、例として単一書き込みサイクルについて機
能ブロックＢＩＢ３０内の動作を簡単に示す。

【００４０】基本的にＤＭＡ制御器３６がマイクロチャ
ンネルデバイスからダイナミックＲＡＭ４２へデータを
書き込みを希望していると仮定する。これはホストＰ／
Ｍバス２０とメモリブロックＭＩＢ４０とを介して達成
される。しかし、ホストＰ／Ｍバス２０へのアクセスを
得るためにはホストＰ／Ｍバス２０（図８）へのインタ
ーフェースを形成するユニットＨＩＰ３４へアドレスお
よびデータが送信される。

【００４１】書き込みサイクルは内部トランザクション
バス３５上の転送一回のみからなる。有効なアドレス、
データおよび命令が同時刻に内部トランザクションバス
３５上に発行される。

【００４２】図１７で線（ａ）は遂行されるべきすべて
のサイクルのタイミングを支配する中央処理ユニットク
ロックＰＣＬＫを表す。ＤＭＡ制御器３６は線（ｂ）に
より最初のアクションとして、アクティブ時に低となる
Ｍ−ＲＥＱｂ信号を発生する。この信号は内部調停器６
６（図１６）へ送信され、調停後、この内部調停器６６
が線（ｃ）によりＭ−ＧＮＴｂ信号をＤＭＡ制御器３６
に返す。

【００４３】線（ｄ）からわかるように、以下の方法が
同時に、すなわち内部トランザクションバス３５上に並
列に、与えられる。それらの信号は、アドレス線ＩＡ２
ないしＩＡ３１上のアドレス信号ＩＡ；線ＩＤ０ないし
ＩＤ３１上のデータ信号ＩＤ（０．．３１）；二つの線
ＩＤＮ（０：１）上のユニット同定番号ＩＤＮ、すなわ
ち本例のＤＭＡ制御器３６については「０１」；線ＩＣ
０、ＩＣ１、ＩＣ２上にあってメモリまたはＩ／Ｏデー
タ書き込みアクセスを示す命令ＩＣである。

【００４４】図１７の線（ｄ）および（ｇ）を比較する
と、線（ｄ）による情報が内部トランザクションバス３
５上に現われる時間、ＤＭＡ制御器３６がＭ−ＶＡＬＩ
Ｄｂ信号を発生することが判る。各ユニットは有効線を
有する。この線は、マスタユニットがＧＲＡＮＴ信号を
検出し、有効アドレス、データ、および命令を内部トラ
ンザクションバス３５上に提供するときにアクティブ化
される。アドレス、データおよび命令が有効であるかぎ
り、ＶＡＬＩＤｂ信号はアクティブである。

【００４５】受信ユニットが現在使用中であってもＶＡ
ＬＩＤｂ信号はアクティブ化できる。この場合、内部ト
ランザクションバス３５および有効信号は当該受信ユニ
ットがそのＢＵＳＹ線をリセットするまではアクティブ
に留まらなければならない。次いでマスターがＶＡＬＩ
Ｄｂを非アクティブ化して、次回の上昇縁で内部トラン
ザクションバス３５を開放することができる。線（ｅ）
による信号Ｍ−ＢＵＲＳＴｂが非アクティブデータ高レ
ベルであることは、どのユニットもバーストモードを全
く意図していないことを示す。線（ｆ）はユニットＨＩ
Ｐ３４により発生された信号Ｓ−ＢＵＳＹｂがアクティ
ブで低レベルとなることを例示しており、これはスレー
ブが線（ｄ）による情報を支配し、機能ブロックＢＩＢ
３０内の別のオペレーションとは独立にこれをホストＰ
／Ｍバス２０に与える状況にあることを示す。各ユニッ
トはそれ自身のビジーライン（使用中を示す線）を有す
る。ビジーラインはユニットが新規の命令を受理できな
いことを他のユニットに告げるのに使用される。

【００４６】ＢＵＳＹｂ信号は完了するのに二サイクル
以上を必要とする命令をユニットが受信したときのみ、
アクティブ化される。この場合はユニットが有効な命令
を受信した後の上昇クロック縁で直ちにＢＵＳＹ信号が
アクティブ化される。

【００４７】ユニットのＢＵＳＹｂが非アクティブ化さ
れているかぎりにおいて、当該ユニットは次回のクロッ
ク上昇縁で内部トランザクションバス３５から新たな命
令を受理することができる。ＢＵＳＹ信号はその命令の
完了の一クロック前に非アクティブ化される。

【００４８】図１７の右側部分に示す状況は、アドレス
スレーブユニット、すなわちユニットＨＩＰ３４、が現
在のＴＲＡＣＴバスサイクルにおいてビジーであるため
の遅延がある点で、左側部分とは異なる。従って、信号
ＤＥＳＴ−ＢＵＳＹｂ信号がユニットＨＩＰ３４の内部
復号器６２から線（ｈ）に発生され、線が使用中である
ことを示すそのＢＵＳＹ信号が再び非アクティブで高と
なったことを示すまで、線（ｂ）、（ｃ）、（ｄ）およ
び（ｇ）に示す信号が延長される。

【００４９】線（ｉ）のＭ−ＲＥＴＲＹｂ信号によって
、ＤＭＡ制御器３６は内部調停器６６に影響を与え、優
先性の再構成をできる。

【００５０】ここで図８ないし１５を参照して本発明に
基づき特に設計されたＥＭＣＡユニット３８の詳細を説
明する。

【００５１】基本的に、ＥＭＣＡユニット３８は拡張さ
れたマイクロチャンネル３２と機能ブロックＢＩＢ３０
の内部トランザクションバスＴＲＡＣＴ３５とを緩衝す
る論理回路を含む。すなわち、ＥＭＣＡユニット３８は
中央処理ユニットには独立なマイクロチャンネル３２の
ためのタイミングを発生する。

【００５２】図１４および図１５は本発明の実施例のシ
ンクロナイザ３７をさらに詳細に示す。特に、この同期
ユニット３７はＭＣＡユニット３９（図１４の右側）に
よって機能ブロックＢＩＢ３０（図８、９）の内部トラ
ンザクションバス３５（図１４の左側）を緩衝するもの
であることを理解されたい。

【００５３】シンクロナイザ３７の主な機能は、中央処
理ユニット１０およびマイクロチャンネル３２の異なる
動作周波数を補償すること、およびデータ転送を円滑に
するための緩衝を行なうこと、そしてシステムの柔軟性
を強化することである。

【００５４】シンクロナイザ３７は特に、ＭＣＡユニッ
ト３９と機能ブロックＢＩＢ３０の内部トランザクショ
ンバス３５との間の転送を同期化する。これは特に必要
なことである。なぜならば中央処理ユニットは例えば周
波数が２０ＭＨｚないし３３ＭＨのいろいろな周波数で
動作する可能性があるが、それには拘わらずＭＣＡユニ
ット３９は４０ＭＨｚにクロックされるからである。さ
らに加えて、シンクロナイザ３７はＥＭＣＡストリーミ
ングの緩衝を行なう。ＥＭＣＡストリーミングは６４ビ
ットのブロックで最大８０Ｍバイト／秒の非常に高いデ
ータ速度でデータを送信するものである。これはそれぞ
れが６８ビット（６４ビット＋４ビット）の幅を有する
８個のレジスタを含むバッファ７０で行なわれる。

【００５５】以下に説明するように、シンクロナイザ３
７は四個の内部バス対を含む。シンクロナイザ３７に出
入りするすべての信号が緩衝される。これらのバッファ
のいくつかは常時イネーブル化されている。

【００５６】図１４の左側に見られるように、内部トラ
ンザクションバス３５の二方向性アドレスバスＩＡ（３
１：２）は入力アドレスバスａｉｎ（３１：２）と出力
アドレスバスａｏｕｔ（３１：２）とに分割されたアド
レスバス対と通信する。これら入力アドレスおよび出力
アドレスバスはＭＣＡユニット３９のラッチＡｏｕｔお
よびＡｉｎに接続される。

【００５７】一般的に、データの流れる方向はデータの
入力制御信号ｖａｌｉｄｂｉおよび出力のための制御信
号ｖａｌｉｄｂｏによって駆動される駆動器８０により
決定される。

【００５８】内部トランザクションバス３５のデータ線
ＩＤ（３１：０）は内部バス線ｄｉｎｌ（３１：０）、
ｄｏｕｔｌ（３１：０）およびｄｏｕｔｈ（３１：０）
を介して、また部分的に適当な予備格納Ｅレジスタ７６
、７８を介して、ＭＣＡユニット３９の対応するラッチ
ＤＬｏｕｔ、ＤＨｏｕｔ、ＤＬｉｎ、ＤＨｉｎと接続さ
れる。文字ＤＬは３２ビットを含むデータの下位部分を
示し、文字ＤＨは３２ビットデータの上位部分を示す。

【００５９】バイトイネーブル信号のための、内部トラ
ンザクションバス３５の線ＩＢＥｂ（３：０）は内部シ
ンクロナイザバス線ｂｅｂｉｎ（３：０）、ｂｅｂｏｕ
ｔ（３：０）と通信し、また後述するマルチプレクサＭ
ＵＸ２　　８４、８６、別のＥレジスタ８２、８８等の
いくつかの回路網を介して、ＭＣＡユニット３９の対応
のラッチＢＥＡｏｕｔ、ＢＥＢｏｕｔ、ＢＥｉｎと通信
する。

【００６０】同様にして、内部トランザクションバス３
５の命令バスＣｏｕｔおよびＣｉｎは内部シンクロナイ
ザバス線ｃｏｕｔ（１０：０）、ｃｉｎ（１２：０）お
よびマルチプレクサＭＵＸ２　　９３を介してＭＣＡユ
ニット３９の対応のラッチｃｉｎ、ｃｏｕｔと通信する
。

【００６１】シンクロナイザ３７の制御器主要部は、い
くつかの組合せ論理回路９１、９２、９５を介して３５
制御器に接続された制御状態決定装置９０を含む。制御
状態決定装置９０には同期回路９６、９７も接続されて
いる。

【００６２】この内部シンクロナイザバスの制御入力部
はさらにＥレジスタ（１２：０）９４を含む。

【００６３】シンクロナイザ３７のさらに重要なユニッ
トは、データ入力線およびデータ出力線ｄｉｎｌ（３１
：０）、ｄｉｎｈ（３１：０）、ｄｏｕｔｌ（３１：０
）およびｄｏｕｔｈ（３１：０）、および内部バイトイ
ネーブル線ｂｅｂｉｎ（３：０）およびｂｅｂｏｕｔ（
３：０）に接続されたバッファ７０である。

【００６４】二つのクロック、中央処理ユニットクロッ
クＮＰＣＬＫとマイクロチャンネルクロックＭＣＬＫ、
があることに注意されたい。すなわち、予備格納レジス
タ７６、７８、８２を介してＭＣＡユニット３９により
与えられるデータおよびバイトイネーブル信号について
はマイクロチャンネルクロックＭＣＬＫによりクロック
され、バッファ７０の入／出力については中央処理ユニ
ットクロックＮＰＣＬＫによりクロックされる。従って
、これは中央処理ユニット１０とマイクロチャンネル３
２とに独立のタイミングを与える。クロックＭＣＬＫは
中央処理ユニット１０に選択された動作周波数とは独立
で、通常、中央処理ユニットクロック（２０ＭＨｚおよ
び３３ＭＨｚの間）よりもずっと高い周波数（例えば４
０ＭＨｚ）を有する。バッファ７０は、データ転送にお
ける著しい時間差および中断を平滑化する優れた緩衝能
力を有し、最適な転送連続性を達成する。またバッファ
７０はシステムに顕著な柔軟性を与える。

【００６５】シンクロナイザ３７の主要構造を説明した
ので、その機能についてさらに詳細な説明をする。

【００６６】上述したように、ＤＭＡ制御器３６のアド
レスバスＩＡ（３１：２）はシンクロナイザ３７の二方
向内部アドレスバスに接続される。このアドレスのゲー
トはｖａｌｉｄｂｉと呼ぶ信号およびｖａｌｉｄｂｏと
呼ぶ信号により制御される。この信号ｖａｌｉｄｂｉは
内部トランザクションバス３５からシンクロナイザ３７
に「アドレスを入力せよ」という命令を意味する。信号
ｖａｌｉｄｂｏは内部トランザクションバス３５に「ア
ドレスを発行せよ」という命令を意味する。

【００６７】ａｏｕｔバスは常にＭＣＡ入力ラッチＡｉ
ｎに接続されてＭＣＡ入力端の入力が浮遊しないように
していることに注意されたい。ＭＣＡ出力ラッチＡｏｕ
ｔの出力アドレス値は、内部トランザクションバス３５
からの有効アドレスが全くゲート入力されないときは、
常にａｉｎにゲート入力される。

【００６８】もしも有効な命令が内部トランザクション
バス３５からシンクロナイザ３７に発行されると、ａｉ
ｎバスからのアドレスがＥレジスタ７２に格納される。 その出力端はａｏｕｔバスに接続される。従ってＥレジ
スタ７２内にそのアドレス値が格納された直後に、当該
アドレスはａｏｕｔバスに通過される。

【００６９】二つの下位アドレスビットａｏｕｔ（２）
およびａｏｕｔ（３）はマルチプレクサ７４で、バース
トサイクルに適当な開始アドレスを与えるための２ビッ
トカウンタ出力と多重化される。シンクロナイザ３７は
、ストリーミングモードではシンクロナイザ３７にデー
タを返すことができないＭＣＡスレーブデバイスに適当
な開始アドレスを与える。

【００７０】下位３２ビットの内部シンクロナイザデー
タバス、すなわちｄｉｎｌ（３１：０）／ｄｏｕｔｌ（
３１：０）が上記アドレスバスと同様に制御される一方
、上位３２ビットの内部シンクロナイザデータバス、す
なわちｄｉｎｈ（３１：０）／ｄｏｕｔｈ（３１：０）
はＭＣＡラッチＤＬｉｎおよびＤＨｉｎにのみ接続され
て６４ビット転送能力を与える。これはマイクロチャン
ネル３２がストリーミングモードで動作しているときに
要求されるものである。上記ｄｉｎｈ／ｄｏｕｔｈ線は
これらのバス上に有効電圧レベルを与えるため、常にイ
ネーブル化される。これは入力端が接地された対応の駆
動器制御回路で認知される。

【００７１】以下にさらに詳細に説明するが、バッファ
７０に格納されるデータは３２ビット形式でも６４ビッ
ト形式でもよい。

【００７２】予備格納Ｅレジスタ７６、７８はそれぞれ
ＭＣＡユニット３９のデータ出力ラッチＤＬｏｕｔおよ
びＤＨｏｕｔに接続され、バッファ７０内に先のデータ
ワードが格納されるよりも前にマイクロチャンネルバス
からの新規データをＭＣＡユニット３９がラッチできる
ようにする。これによってＭＣＡユニット３９からシン
クロナイザ３７へのデータ書き込みの時間的重複を可能
にする。

【００７３】バイトイネーブル線ｂｅｂｉｎ／ｂｅｂｏ
ｕｔ（３：０）はアドレス線と同様に制御される。しか
し、これらのバイトイネーブル値は、もしも書き込みト
ランザクションが起きたときはバッファ７０に格納され
る。レジスタ内に格納されたバイトイネーブル値は当該
レジスタ内に格納されたいずれのバイトが有効であるか
を示す。読み取りトランザクションの期間、バイトイネ
ーブル値はアドレスと同様にＥレジスタ８８に格納され
る。

【００７４】１６ビットＭＣＡ書き込みサイクルにおい
てはバッファ７０へのバイトイネーブルの格納は必須で
ある。ＭＣＡユニット３９は書き込み動作中に３２ビッ
トワードを組み立て、すべてのバイトイネーブルをアク
ティブ化してそれらをシンクロナイザ３７に送る。しか
し、もしも最後の転送が１６ビットの転送であると、メ
モリブロックＭＩＢ４０（図１）にどのように当該１６
ビットワードを格納すべきかを通知すべく適当な値にバ
イトイネーブル値を設定しなければならない。

【００７５】ＭＣＡユニット３９からバッファ７０への
バイトイネーブル路もまた別の予備格納Ｅレジスタ８２
を含む。これも上記データ路についてと同様の目的で設
けてある。読み取りサイクルの場合、追加的なこの段は
迂回される。

【００７６】内部トランザクションバス３５およびＭＣ
Ａユニット３９からのバイトイネーブル線は二つのマル
チプレクサ８４、８６を介して一バイトイネーブルバス
に結合される。マルチプレクサ８４、８６の一方は７０
の入力端に接続され、他方が外部バイトイネーブルＥレ
ジスタ８８に接続される。

【００７７】命令バス信号に関して言うと、これらもま
たＭＣＡユニット３９から受信される。マルチプレクサ
９３がゲートとなって、どのブロックが有効命令を送る
ことが許されているかに応じて適当な命令バス信号をＥ
レジスタ９４に与える。ホストマスター、すなわち中央
処理ユニット１０または別のバスマスターのいずれかか
らの有効な命令信号によって新規なサイクルが開始され
るときは必ず、Ｅレジスタ９４がクロックされる。

【００７８】シンクロナイザ３７を出る命令バス信号お
よび制御バス信号はほとんど、組み合わせ論理回路９１
、９２、９５と組み合わされる状態決定装置９０により
発生される。

【００７９】ほとんどの命令バス信号および制御バス信
号がＭＣＡブロック内の状態決定装置および同期ユニッ
トにより使用されるので、これらは使用されるまえに同
期されなければならない。

【００８０】シンクロナイザ９６、９７はそれぞれ二つ
のフリップフロップを含む。入力フリップフロップは同
期クロックの下降縁でクロックされ、第二のフリップフ
ロップはその上昇縁でクロックされる。この同期方式は
同期信号に１／２クロックサイクル（最良の場合）ない
し３／２クロックサイクル（最悪の場合）の遅延を与え
る。

【００８１】ここで図１６を参照して、バッファ７０の
設計および機能を詳細に説明する。

【００８２】バッファ７０は二重ポート付きのものとし
て設計されており、一つのレジスタの幅を６８ビットと
する８レジスタの構成となっている。好ましい実施例で
はバッファ７０はＥレジスタで与えられている（これは
イネーブル化されたときにレジスタがアクティブとなる
ことを意味する）。ただしこれには他の形式のメモリを
使用することもできる。バッファ７０の各レジスタはＤ
０Ｌ、ＤＯＨの様な二つの３２ビットデータ格納ロケー
ションおよびＢＥＯの様なバイトイネーブル値のための
４ビット部を含む。レジスタ７００の様なバッファレジ
スタは書き込みまたは読み取りポインタ値により選択さ
れる。その書き込みポインタ値は基本アドレスと復号器
から発生される可変オフセット値と結合することにより
得られる。図１６図に示すようにそのようなアドレスは
書き込みアドレス制御器８３および読み取りアドレス制
御器８５で達成される。各アドレス制御器８３、８５は
ポインタレジスタを含み、書き込みアドレス制御器８３
はまた基本アドレスに加算されるべきオフセット値を決
定するためのオフセット復号器を含む。これによってバ
ッファ７０を「分類化メモリ」として使用することが可
能となる。ポインタレジスタに加えて、書き込みアドレ
ス制御器８３および読み取りアドレス制御器８５は各々
当該ポインタレジスタによって指定されたバッファレジ
スタのいずれのデータ格納ロケーションがアクセスされ
るべきかを決定するためのカウンタを含む。バッファ７
０上のすべての書き込みおよび読み取り動作は中央処理
ユニット１０（図１ないし図７）のホスト中央処理ユニ
ットクロックＮＰＣＬＫと完全に同期して働くことに注
意されたい。

【００８３】前に述べたように、データ転送に対する「
マスター」は「ホストマスター」であるホスト中央処理
ユニット１０でも「バスマスター」と呼ばれるＭＣマス
ターデバイスでもよい。データワードサイズはホストマ
スターの書き込みサイクルではホストＰ／Ｍバス２０（
図１ないし図８）および機能ブロックＢＩＢ３０の内部
トランザクションバス３５の幅に相当する３２ビットを
超えることはない。もしも有効なデータワードが内部ト
ランザクションバス３５上でシンクロナイザ３７に発行
されると、そのデータワードは、ＢＥ０レジスタ内に格
納されているバイトイネーブル値と並列に、第一下位３
２ビットエントリーＤ０ＬとしてＤ０Ｌレジスタ内に書
き込まれる。このＤ０Ｌロケーションは書き込みポイン
タ（基本アドレス）およびおよび書き込みアドレス制御
器８３によってオフセット値０により選択される。

【００８４】書き込みアドレス制御器８３の書き込みポ
インタはホストマスターの書き込みサイクル中はバッフ
ァ７０内の第一エントリーを指示するようにロックされ
る。従って単一データワードが送信されるホストマスタ
ーの書き込みサイクルでは８個のバッファレジスタの唯
一個のみが使用される。それにも拘わらず、シンクロナ
イザ３７は別のデータを受理できる。ＭＣＡユニット３
９がバッファ７０からデータを読み取ると同時に、バッ
ファ７０は内部トランザクションバス３５から新規デー
タを受理できる。従って、シンクロナイザ３７およびＭ
ＣＡユニット３９の組み合わせは、最適なホストマスタ
ー書き込みサイクル性能を実現する「２段データパイプ
ライン」を構成する。

【００８５】読み取りポインタもまたホストマスター書
き込みサイクル期間、ロックされ、書き込みポインタと
同一のレジスタを指示する。ＭＣＡユニット３９がシン
クロナイザ３７から開始命令を受信するや否や、読み取
りアドレス制御器８５のバッファ７０から当該データを
取り出し、それを選択されたＭＣＡデバイスに書き込む
。

【００８６】ホストマスターの読み取りサイクルに関し
て言うと、これらサイクルは以下の点で書き込みサイク
ルと異なる。すなわち、読み取りリクエストは内部トラ
ンザクションバス３５から受信され、そのアドレスおよ
びバイトイネーブル値はそれぞれのレジスタに格納され
ると共にＭＣＡユニット３９に通される。

【００８７】バッファ７０への書き込みは、「読み戻し
」手続きにおいて行なわれる。この手続きは、書き込み
ポインタ値と、オフセット値０とでアドレス指定される
Ｄ０Ｌ内に有効データを格納する手続きである。当該デ
ータは内部トランザクションバス３５が開放されるとす
ぐに、読み取りポインタによるアドレス指定に従って３
５に「読み戻し」される。このサイクルではシンクロナ
イザ３７は書き込みサイクルの場合と対照的に新規な命
令を受理することはできない。なぜならばシンクロナイ
ザ３７はＭＣＡユニット３９からのデータの戻りを待つ
からである。

【００８８】起こりうるデータ転送の別の形態としては
、ホストマスターのバーストモードがある。ホストマス
ターのバースト読み取りサイクルは基本的には通常のホ
ストマスター読み取りサイクルと同様に開始する。

【００８９】開始アドレスがＭＣＡユニット３９によっ
て受信された後、ＭＣＡユニット３９は当該アドレスさ
れたＭＣＡデバイスにアクセスし、四つの３２ビットワ
ードをバッファ７０に読み戻す。ただしもしもそのＭＣ
Ａデバイスが高速６４ビットストリーミングモードで動
作しているときは二つの６４ビットデータブロックを呼
び戻す。もしもＭＣＡユニット３９からの四つの３２ビ
ットワードがバッファ７０中に通常のバーストモード（
非ストリーミングモードで）書き込まれると、これらは
書き込みポインタにより選択される別個の四個のバッフ
ァレジスタ中にシーケンスをなして書き込まれる。もし
もＭＣＡユニット３９から二つの６４ビットデータブロ
ックがバッファ７０中にストリーミングモードで書き込
まれるなら、これら二ブロックは書き込みポインタによ
り選択される二つのバッファレジスタ中にシーケンスを
なすように書き込まれ、すべてのビットを以て当該選択
されたバッファレジスタ中に同時書き込みされた各ブロ
ックを構成する。６４ビットデータブロックを構成する
二つの３２ビットデータワードが、選択されたバッファ
レジスタの二つのデータ格納ロケーション中に書き込ま
れる順序は、８３のカウンタにより決定される。バース
トモードでは、ホストプロセッサであるユニット１０は
四個の３２ビットデータワードまでのワードを予期する
。これは中央処理ユニット１０がインテル０８４８６マ
イクロプロセッサである場合には下位開始アドレスビッ
トＡ（２）、Ａ（３）により決定される一定のシーケン
スで戻されなければならない。例えばＡ（３）＝１、Ａ
（２）＝０である場合は中央処理ユニット１０はアドレ
スシーケンスａｄｄｒ３、ａｄｄｒ４、ａｄｄｒ１、ａ
ｄｄｒ２のデータを予期する。もしもＭＣＡデバイスが
６４ビットブロックのデータからなるデータをストリー
ミングモードで送ると、ＭＣＡはこのデータを通常のシ
ーケンスであるａｄｄｒ１、ａｄｄｒ２、ａｄｄｒ３、
ａｄｄｒ４でしか与えることができない。しかしながら
、書き込みアドレス制御器８３はＭＣＡユニット３９か
ら送信されるデータワードを、ホストプロセッサ中央処
理ユニット１０が要求する正しい順序でバッファ７０中
にストリーミングモードで書き込まれるようにできる。

【００９０】このようにしてＭＣＡユニット３９から受
信したデータは、読み取りポインタを増大させることに
より読み取りできるような順序で、すなわちバッファ７
０のレジスタの内容を予定のシーケンスで読み取りでき
るように、バッファ７０中に書き込まれる。各レジスタ
の格納レジスタロケーションもまた予定のシーケンスで
アクセスできる。このことはそのデータワードがＭＣＡ
からの「読み戻し」期間に分類されることを意味する。 各データワードが格納されているバッファレジスタは、
基本書き込みポインタ値と書き込みアドレス制御器８３
内の復号器で発生されるオフセット値との和でアドレス
指定され、中央処理ユニット１０により与えられる開始
アドレスにより決定される。

【００９１】分類が全く要求されないＭＣＡユニット３
９からの３２ビット読み戻しでは、データは書き込みポ
インタをロケーションＤ０ＬからロケーションＤ３Ｌに
シーケンシャルをなすように前進させることにより最初
の四つのレジスタロケーションＤ０ＬないしＤ３Ｌに書
き込まれることに注目されたい。

【００９２】バスマスター書き込みサイクルではＭＣＡ
マスターデバイスはデータを６４−ビット、３２−ビッ
ト、２４−ビット、１６−ビット、または８−ビットフ
ォーマットでバッファ７０に書き込む。これらのデータ
と共にバッファ７０は必要なバイトイネーブル情報を格
納する。シンクロナイザ３７にはすべての書き込みが３
２−ビットまたは６４−ビットの書き込みと同様に見え
る。 そのようなデータを受信するメモリブロックＭＩＢ４０
（図１ないし図７）は当該バイトイネーブル値を検査す
ることによりデータ幅を決定する。これらは６４−ビッ
トおよび３２−ビットデータについて同一である。なぜ
ならばデータは内部トランザクションバス３５およびホ
ストＰ／Ｍバス２０を３２−ビットワードで通過するか
らである。

【００９３】バッファ７０への単一の書き込みでは、そ
のレジスタは常に書き込みポインタ値とオフセット値０
との和によって選択される。通常の８−ビット、１６−
ビット、または３２−ビットの書き込みでは唯一つの書
き込みオペレーションが起こる。

【００９４】ＭＣＡユニット３９にデータサイズおよび
ストリーミングモード情報をシンクロナイザ３７へ通過
させるステータスがマイクロチャンネル３２（図１）に
一旦到達すると、シンクロナイザ３７は「ストリーム書
き込み」または「通常の書き込み」を開始し、内部トラ
ンザクションバス３５上のメモリブロックＭＩＢ４０の
様なデバイスを選択する。このデータは読み取りポイン
タの制御の下にバッファ７０から内部トランザクション
バス３５へ取り出される。データはシーケンス順に選択
される。もしも６４−ビットＭＣデバイスが書き込みサ
イクルを遂行するなら、読み取りサイクルカウンタが、
読み取りポインタに加えて使用される。これは７０の格
納ロケーション内に格納されている３２−ビットデータ
ワードをゲート制御により３２−ビット内部トランザク
ションバス３５上へ出すためであり、上記のバースト読
み取りオペレーションに類似する。

【００９５】バスマスターの読み取り／ストリーム読み
取りサイクルでは、サイクルが「通常の読み取り」であ
るか「ストリーム読み取り」であるかによらず、シンク
ロナイザ３７はトランザクションバス３５へ「バースト
読み取り」を発行する。

【００９６】内部トランザクションバス３５からの３２
−ビットデータワードは６４−ビット形式でバッファ７
０中にかきこまれる。これは最初に到来するワードはゲ
ート通過により多重化解除されて、ロケーションＤ０Ｌ
に入れられ、第二のワードはＤ０Ｌに、第三ワードはＤ
１Ｌに入れられる、等を意味する。これらのロケーショ
ンのアドレス指定は書き込みポインタ値とオフセット０
との和を、書き込みアドレス制御器８３に含まれる書き
込みサイクルカウンタの値と組み合わせて行なわれる。 このカウンタはＤ２Ｈの様な上位３２−ビットロケーシ
ョンを書き込むことができるようにするため、一回置き
に書き込みポインタをロックする。

【００９７】マイクロチャンネルから内部トランザクシ
ョンバス３５へのデータ転送の重要な特徴のいくつかを
要約すると、データ転送は単一データワードで、単一デ
ータワード（各３２−ビット）のストリーム（ストリー
ミングモード）で、また二重データワード（６４ビット
）のストリーム（ストリーミングモード）でできる。

【００９８】単一データワードは単一データレジスタロ
ケーションを通して、その読み取り／書き込みポインタ
をそのロケーションにロックしたままにして転送される
。その格納ロケーションはＤ０Ｌであることが望ましい
。

【００９９】単一データワードのストリーミングでは、
低位の３２−ビットデータ格納ロケーションＤ０Ｌ、Ｄ
１Ｌ、等のみが使用される。ワークステーションに接続
されている中央処理ユニット１０の形式に応じて、シー
ケンス順に受信した四個のデータバイトがシーケンシャ
ルレジスタＤ０Ｌ、Ｄ１Ｌ、Ｄ２Ｌ、Ｄ３Ｌに格納され
る。また非シーケンシャルレジスタに格納される場合は
以下の組み合わせの一つに従って格納される。その組み
合わせはＤ１Ｌ、０Ｌ、Ｄ３Ｌ、Ｄ２Ｌ；またはＤ３Ｌ
、Ｄ２Ｌ、Ｄ１Ｌ、Ｄ０Ｌ；またはＤ２ｌ、Ｄ３Ｌ、Ｄ
０Ｌ、Ｄ１Ｌである。これらすべての場合、データワー
ドはシーケンシャルレジスタＤ０Ｌ、Ｄ１Ｌ、Ｄ２Ｌ、
Ｄ３Ｌから内部トランザクションバス３５へ転送される
。

【０１００】二重データワードのストリーミングでは、
低位および上位のデータ格納ロケーションが使用される
。このときも前と同様にワークステーションに接続され
ている中央処理ユニット１０の形式によってデータワー
ドが格納される順序が決まる。ワードはシーケンシャル
ロケーションＤ０Ｌ、Ｄ０Ｈ、Ｄ１Ｌ、Ｄ１Ｈに、また
は非シーケンシャルロケーションＤ０Ｈ、Ｄ０Ｌ、Ｄ１
Ｈ、Ｄ１Ｌ；Ｄ１Ｌ、Ｄ１Ｈ、Ｄ０Ｌ、Ｄ０Ｈ；または
Ｄ１Ｈ、Ｄ１Ｌ、Ｄ０Ｈ、Ｄ０Ｌに格納される。いずれ
の場合もデータワードはシーケンシャルレジスタＤ０Ｌ
、Ｄ０Ｈ、Ｄ１Ｌ、Ｄ１Ｈから内部トランザクションバ
ス３５に転送される。

【０１０１】上記の説明から本発明のシンクロナイザ３
７は中央処理ユニット１０の周波数とマイクロチャンネ
ルデバイスの周波数の相異に影響されずに、またマイク
ロチャンネル３２上にデータが与えられる幅の相異に影
響されずに種々のデータ転送手続きを処理できるように
されており、最適なデータ転送性能を与えることを理解
されたい。

【０１０２】中央処理ユニット１０は機能ブロック３０
の上記動作の詳細をすべて支援するよう行動する必要性
は全くないことに注目されたい。すなわち、各機能ブロ
ックは自己完結型のユニットで、内部トランザクション
バス３５上で行なわれる機能ブロックＢＩＢ３０内の書
き込み／読み取りサイクルの開始を制御する義務から中
央処理ユニット１０を開放する。

【０１０３】特に、中央処理ユニットが命令を機能ブロ
ックへ送った後は、さらに中央処理ユニットの制御がな
くても機能ブロックがこの命令を行なう。例えば、機能
ブロックＢＩＢ３０に送られたそのような命令はマイク
ロチャンネル３２からダイナミックＲＡＭ４２への書き
込みデータがあるが、これはＤＭＡ制御器３６の制御の
下に遂行される。各機能ブロックは論理回路およびその
プロセスを実行するためのフリップフロップ等の回路を
含む。すべてこれらは所謂「状態決定装置」に含まれ、
実行すべきプロセスおよび特定の条件に従って当業者が
与えることができる。読み取りおよび書き込みオペレー
ションは一サイクル内にマスターユニットまたはスレー
ブユニットの動作に基づいて実行され、その場合読み取
りサイクルに対して特定の優れた性能が得られることに
注目されたい。すなわち、マスターが読み取りリクエス
トをした一サイクル後、準備完了次第、リクエストされ
たそのデータを一サイクル内にスレーブが独立に戻す。

【０１０４】また、機能ブロックＢＩＢ３０のリクエス
ト／付与の手続きに関して、バスマスター機能が中央処
理ユニット１０から機能ブロックＢＩＢ３０へ転送され
ることに注目されたい。図３ないし図７でＣＴＩＮ（０
．．１）信号が信号「１１」へ動的に変化することがこ
れを示している。この信号「１１」は信号ＣＴ（０．．
１）としてメモリブロックＭＩＢ４０および機能ブロッ
クＢＩＢ３０に与えられるものである。

【０１０５】このようにワークステーションに新規アー
キテクチャを採用したため、動作速度を高めると共に待
機状態を低減することができ、全体的性能が著しく改善
されたことを理解されたい。さらに、種々の形式のマイ
クロプロセッサを含む異なった構成のワークステーショ
ンで使用する機能ブロックを標準化すること、またマイ
クロチャンネルおよびメモリブロックを多重化すること
により、製造、組立、およびサービスにかかるコストを
著しく低減できる。

【０１０６】この事実は特に、各機能ブロックが一チッ
プ（好ましくはＨＣＭＯＳデバイスである）で与えられ
る本実施例のワークステーションにとって真である。各
チップはすべてレジスタ論理回路等の必要なサブユニッ
トを含む。これらチップは標準化されはするが、広範囲
のシステム構成で使用できるものである。なぜならばこ
れらは中央処理ユニットの形式、動作周波数、ダイナミ
ックＲＡＭメモリ空間等の構成化に必要なデータに対し
て十分なレジスタ空間を含んでいるからである。

【０１０７】一例を挙げれば、チップは簡単にワークス
テーションのシステムボードに設置できる２０８ピン使
用のＡＳＩＣパッケージで与えることができる。

【０１０８】当業者には本発明が例示した特定の実施例
に限定されないことは明白であろう。また「ワークステ
ーション」という用語は特定の形式のコンピューターに
限定されず、任意のデータ処理システムを含む最も広義
に解すべきものである。

【図面の簡単な説明】

【図１】本発明によるワークステーションの一実施例の
全体図で、ワークステーションの種々の機能ブロックお
よびそれらの相互接続を示す。

【図２】図３ないし図７の配置を示す図である。

【図３】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の一部である。

【図４】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部である
。

【図５】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部である
。

【図６】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部である
。

【図７】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部である
。

【図８】機能ブロックＢＩＢのブロック線図である。

【図９】図１０ないし図１３の配置を示す図である。

【図１０】機能ブロックＢＩＢの内部トランザクション
バスの種々の線の詳細を示す図の一部である。

【図１１】機能ブロックＢＩＢの内部トランザクション
バスの種々の線の詳細を示す図の他の一部である。

【図１２】機能ブロックＢＩＢの内部トランザクション
バスの種々の線の詳細を示す図の他の一部である。

【図１３】機能ブロックＢＩＢの内部トランザクション
バスの種々の線の詳細を示す図の他の一部である。

【図１４】機能ブロックＢＩＢに使用するシンクロナイ
ザのブロック線図の一部である。

【図１５】機能ブロックＢＩＢに使用するシンクロナイ
ザのブロック線図の残りの一部である。

【図１６】図１４、図１５のシンクロナイザに使用する
バッファの主要部設計を示す図である。

【図１７】単一書き込みサイクルについてワークステー
ションの動作を説明するためのタイミング図である。

【符号の説明】

１０　　中央処理ユニット １２　　コプロセッサ ２０　　ローカルバス ３０　　バスインターフェースブロック３２　　マイク
ロチャンネルバス ４０　　メモリインターフェースブロック５０　　周辺
機器およびビデオグラフィックアクセスインターフェー
スブロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】第一および第二バス間でデータを転送する
   インターフェース回路であって、複数のレジスタを有す
   るバッファと、該第二バスから受信したデータワードを
   非シーケンシャルレジスタに格納する書き込み装置と、
   シーケンシャルレジスタから該第一バスに該データワー
   ドを転送する読み取り装置とを含むインターフェース回
   路。
2. 【請求項２】互いに異なる周波数で動作するｘ−ビット
   幅の第一バスと２ｘ−ビット幅の第二バストの間でデー
   タを転送するインターフェース回路であって、複数のレ
   ジスタを有し、該バス間に接続されたバッファにして、
   該各レジスタが第一および第二の個別アスセスが可能な
   データ格納ロケーションを有し、各ロケーションがｘ−
   ビットの容量を有するようにされたバッファと、該第二
   バスから受信したデータワードを、選択されたレジスタ
   に格納する書き込み装置と、シーケンシャルレジスタか
   ら該データワードを該第一バスに転送する読み取り装置
   とを含み、ｘ−ビットデータワードがシーケンシャルな
   して転送される第一モード動作を該第二バスが有し、該
   書き込み装置が該ｘ−ビットデータワードを該レジスタ
   のそれぞれの第一格納ロケーションに該第二バスから転
   送すること、二つのｘ−ビットデータワードが並列に転
   送される第二モード動作を該第二バスが有し、該書き込
   み装置が同時的にかつ選択的に該二つのｘ−ビットデー
   タワードを該第二バスからレジスタのそれぞれの第一お
   よび第二格納ロケーションに、もしくは第二および第一
   格納ロケーションに、転送すると共に、該読み取り装置
   がシーケンス順にレジスタからデータワードを転送する
   に当たり該第一格納ロケーションのデータワードを転送
   し、続いて該第二格納ロケーションのデータワードを転
   送すること、さらに単一データワードが転送される第三
   モードを該第二バスが有し、それらのワードすべてが該
   バッファの予定のレジスタを通過することを特徴とする
   インターフェース回路。