JPH077375B2 - バス制御方式 - Google Patents

バス制御方式

Info

Publication number
JPH077375B2
JPH077375B2 JP1154320A JP15432089A JPH077375B2 JP H077375 B2 JPH077375 B2 JP H077375B2 JP 1154320 A JP1154320 A JP 1154320A JP 15432089 A JP15432089 A JP 15432089A JP H077375 B2 JPH077375 B2 JP H077375B2
Authority
JP
Japan
Prior art keywords
signal
information transfer
information
transfer
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1154320A
Other languages
English (en)
Other versions
JPH0277863A (ja
Inventor
幸範 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPH0277863A publication Critical patent/JPH0277863A/ja
Publication of JPH077375B2 publication Critical patent/JPH077375B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中、小型コンピュータ周辺機器間のインターフ
ェースであるスモール・コンピュータ・システム・イン
タフェース（以下、SCSIと略記する）のバス制御方式、
特にSCSIバスとの情報の送受信時にファースト・イン・
ファースト・アウト型メモリ（以下FIFOと略記する）を
使用する場合のSCSIバス制御方式に関する。
〔従来の技術〕 SCSIにおける情報転送には、ターゲットがトライブする
転送要求信号（以下、▲▼信号と略記する）とイ
ニシエータがドライブする転送応答信号（以下、▲
▼信号と略記する）の完全なハンドシェークで情報転
送を行う非同期転送と▲▼信号の応答がなくても
▲▼信号の先送りができる同期転送がある。非同
期転送のタイミングチャート（ターゲットからイニシエ
ータに情報転送）を第３図に、同期転送のタイミングチ
ャート（ターゲットからイニシエータに情報転送）を第
４図に示す。
従来のSCSIバス制御方式では、情報を受信しているイニ
シエータが最終情報の転送に対する▲▼信号をイ
ンアクティブにする動作を、SCSIバスとの情報の送受信
を行うFIFOが空であることのチェックを行わずに実行
し、その後FICOからのデータの読みだしが終了してFIFO
が空になると転送系回路の初期化を行っていた。
〔発明が解決しようとする課題〕
情報をイニシエータに転送しているターゲットは最終情
報転送に対するイニシエータの▲▼信号がインア
クティブになった時点でその転送フェーズの終了を確認
し次のフェーズへ移行する。そのため従来のSCSIバス制
御方式でターゲットからイニシエータへの情報転送を制
御していると、特にイニシエータがFIFOを持っている場
合には、FIFOにまだ情報が残っている状態でターゲット
がフェーズを変えてしまう可能性があった。この時続け
て、同期転送でのターゲットからイニシエータへの情報
転送フェーズが始まると、イニシエータはFIFOの中にま
だ前のフェーズの情報が残っているにも関わらずこの情
報の引き取りを行う必要がある。このためFIFOの中に残
っている前のフェーズの情報の読みだしが終了しても、
すでに次のフェーズのデータがFIFO中に存在するため転
送系回路の初期化ができず不都合が生じていた。
〔課題を解決するための手段〕
本発明のスモール・コンピュータ・システム・インター
フェース制御方式は、データ転送時に情報転送要求信号
と情報転送応答信号のハンドシェークを制御する第一の
手段と、データバスに対し情報の送受信を行うファース
ト・イン・ファースト・アウト型メモリと、情報転送回
数をカウントすることにより設定された情報転送回数よ
り１回少ない回数の情報転送が終了したことを検出する
カウンタと、前記カウンタが、設定された情報転送回数
より１回少ない回数の情報転送が終了したことを検出し
た後に、前記第一の手段が最終バイトに対する情報応答
信号をアクティブにするとセットされるフリップフロッ
プと、前記フリップフロップの出力により、情報応答信
号をアクティブ側にマスクする第二の手段とを有し、イ
ニシエータが情報を受信している場合に、前記カウンタ
が設定された情報転送の回数より１回少ない回数の情報
転送が終了したことを検出した後に、前記第一の手段が
最終バイトに対する情報応答信号をアクティブにする
と、前記フリップフロップがセットされて、前記第二の
手段により情報応答信号がアクティブに保持されるた
め、前記第一の手段が情報応答信号をインアクティブに
しても、前記FIFOの中のデータがすべて読み出されて、
前記フリップフロップがセットされるまで情報応答信号
がアクティブに保持されることを特徴とする。
すなわち、本発明のSCSIバス制御方式の特徴は、イニシ
エータが情報を受信している場合には、SCSIバスからFI
FOに引き取った全ての情報が読み出されるまで、最終情
報の転送に対する▲▼信号をアクティブに保持す
ることによりターゲットの次フェーズへの遷移を遅らせ
ることにある。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例である。01はCPU、02
は、情報転送時にSCSIバスの▲▼信号と▲
▼信号のハンドシェークを制御する▲▼／▲
▼ハンドシェーク制御回路、03は、SCSIバスとデータ
の送受を行うFIFO、04は、情報転送数をカウントする転
送カウンタ、05はＤ型フリップフロップ、06,07は、AND
ゲート、08,09,10は、インバータゲート、 信号101はSCSIバス、信号102は情報転送応答信号である
▲▼信号のSCSIバスへの出力、信号103は情報転
送要求信号である▲▼信号のSCSIバスからの入
力、信号104は▲▼／▲▼ハンシェーク制
御回路02が出力する元▲▼信号、信号105は元▲
▼信号104をマスクする信号、信号106は、FIFO03
へのデータ書き込み信号、信号107は、設定された回数
より１回少ない回数の情報転送が終了したことを示す転
送終了準備信号、信号108は、▲▼／▲▼
ハンドシェーク制御回路02の起動信号、信号109は、設
定した転送回数分の転送が終了したことを示す転送終了
信号、信号110は、イニシエータでは情報受信を行って
いることを示す信号、信号111は、FIFO03が空であるこ
とを示すFIFOエンプティ信号、信号112は、情報のSCSI
バスからの入力、信号113はDMAコントローラ等からのFI
FO読みだし信号である。
ただし、第１図ではイニシエータでの情報受信時に必要
な信号のみを記してある。
また第５図に第一の実施例における非同期転送のタイミ
ングチャート、第６図に同期転送のタイミングチャート
を示す。
次に第１図，第５図，第６図を参照して本実施例の動作
の詳細な説明を行う。
情報転送はターゲットが▲▼信号103をアクティ
ブにすることにより開始される。これを検知したCPU01
はまず信号110をアクティブにし、次に転送カウンタ04
に転送回数を設定してから▲▼／▲▼ハン
ドシェーク制御回路02に対する起動信号108をアクティ
ブにする。
▲▼／▲▼ハンドシェーク制御回路02は、
▲▼信号入力103がアクティブになるごとにFIFO0
3へ書き込み信号106を出力し、また起動信号108がアク
ティブになるとSCSIバス上の▲▼信号入力103に
対する元▲▼信号104のハンドシェーク動作を開
始する。通常の状態では、元▲▼信号104はその
まま▲▼信号出力102としてSCSIバスへ出力され
る。
FIFO03は、書き込み信号106が入力されるごとにSCSIバ
スからの情報入力112を内部に取り込み、読みだし信号1
13が入力されるごとに早く取り込んだものから順に出力
する。書き込み信号106と読みだし信号113は通常まった
く非同期の信号である。
転送カウンタ04は、元▲▼信号104により転送回
数をカウントしており、設定された転送回数より１少な
いカウントを終了すると転送終了準備信号107を、設定
された転送回数分のカウントを終了すると転送終了信号
109をアクティブにする。
さて、情報転送が進んで設定された情報転送回数より１
少ない転送が終了すると、転送カウンタ04により転送準
備信号107がアクティブにされる。その後に▲▼
／▲▼ハンドシェーク制御回路02が最終バイトに
対する元▲▼信号104をアクティブにすると、AND
ゲート06の出力が１になるためＤ型フリップフロップ05
がセットされ、このためマスク信号105がアクティブに
なる。従って、この後▲▼信号入力103がインア
クティブになって元▲▼信号104が▲▼／
▲▼ハンドシェーク制御回路02によってインアク
ティブにされても、マスク信号105がアクティブなためS
CSIバスへの▲▼信号出力102はアクティブに保持
される。このためこの情報転送フェーズはまだ終了しな
い。
一方、転送カウンタ04は元▲▼信号104をカウン
トしているため、まだ▲▼信号出力102がアクテ
ィブに保持されている間に、設定された情報転送回数の
カウントアップを終了し、転送終了信号10をアクティブ
にする。
CPU01は転送終了信号109がアクティブになると、FIFOエ
ンプティ信号111をチェックし、もしFIFOが空であれば
直ちに、空でなければ空になるまで待ってから信号110
をインアクティブにする。
信号110がインアクティブになると、Ｄ型フリップフロ
ップ05にリセットがかかるためマスク信号105がインア
クティブになり、▲▼信号出力102もインアクテ
ィブになってこの情報転送フェーズは終了する。
このようにして本実施例では、ターゲットからイニシエ
ータへの情報転送フェーズではイニシエータのFIFOが空
になるまでターゲットによるフェーズの遷移が行われな
いため、従来方式での問題点を解決することができる。
第２図は本発明の第二の実施例である。21はCPU、22
は、情報転送時にSCSIバスの▲▼信号と▲
▼信号のハンドシェークを制御する▲▼／▲
▼ハンドシェーク制御回路、23は、SCSIバスとデータ
の送受を行うFIFO、24は、情報転送数をカウントする転
送カウンタ、25はＤ型フリップフロップ、26,27は、AND
ゲート、28,29,30はインバータゲート、 信号201はSCSIバス、信号202は情報転送応答信号である
▲▼信号のSCSIバスへの出力、信号203は情報転
送要求信号である▲▼信号のSCSIバスからの入
力、信号204は▲▼／▲▼ハンドシェーク
制御回路22が出力する元▲▼信号、信号205は元
▲▼信号204をマスクする信号、信号206は、FIFO
23へのデータ書き込み信号、信号207は、設定された回
数より１回少ない回数の情報転送が終了したことを示す
転送終了準備信号、信号208は、▲▼／▲
▼ハンドシェーク制御回路22の起動信号、信号209は、
設定した転送回数分の転送が終了したことを示す転送終
了信号、信号210は、イニシエータでの情報受信を行っ
ていることを示す信号、信号211は、FIFO23が空である
ことを示すFIFOエンプティ信号、信号212は、情報のSCS
Iバスからの入力、信号213はDMAコントローラ等かのFIF
O読みだし信号である。
ただし、第２図でも第１図と同様にイニシエータでの情
報受信時に必要な信号のみを記してある。
第一の実施例との相違点はフリップフロップとしてＤ型
ではなくRS型を用いた点である。
RS型フリップフロップのセット入力がアクティブになる
時には、イニシエータでは情報受信を行っていることを
示す信号210がアクティブであるからリセット入力は必
ずインアクティブである。
また、RS型フリップフロップのリセット入力がアクティ
ブになる時は、信号210がインアクティブになる時であ
るためセット力は必ずインアクティブになる。
従って、この部分のフリップフロップとしてはRS型を使
用することができ、本実施例を用いても第一の実施例と
同じように、従来の方式での問題点を解決することがで
きる。
〔発明の効果〕
以上述べたように本実施例では、イニシエータが情報を
受信しているときには最終情報の転送に対する▲
▼信号をFIFOが空になるまで保持して、相手ターゲット
のフェーズ遷移を遅らせることにより、従来の方式での
問題点を解決することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例図、第２図は第２の実施
例図、第３図はSCSIの非同期転送のタイミングチャー
ト、第４図はSCSIの同期転送のタイミングチャート、第
５図および第６図は夫々第１図の動作を示すタイミング
チャートである。 01,21……CPU、02,22……▲▼／▲▼ハン
ドシェーク制御回路、03,23……FIFO、04,24……転送カ
ウンタ、05……Ｄ型フリップフロップ、25……RS型フリ
ップフロップ、06,07,26,27……ANDゲート、08,09,10,2
8,29,30……インバータゲート、101,201……SCSIバス、
102,202……▲▼信号出力、103,203……▲
▼信号入力、104,204……元▲▼、105,205……マ
スク信号、106,206……FIFOへのデータ書き込み信号、1
07,207……転送終了準備信号、108,208……▲▼
／▲▼ハンドシェーク回路起動信号、109,209…
…転送終了信号、110,210……イニシエータ受信信号、1
11,211……FIFOエンプティ信号、112,212……SCSIバス
からの情報入力を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】データ転送時に情報転送要求信号と情報転
    送応答信号のハンドシェークを制御する第一の手段と、
    データバスに対し情報の送受信を行うファースト・イン
    ・ファースト・アウト型メモリと、情報転送回数をカウ
    ントすることにより設定された情報転送回数より１回少
    ない回数の情報転送が終了したことおよび設定された回
    数分の情報転送が終了したことを検出するカウンタと、
    前記カウンタが、設定された情報転送回数より１回少な
    い回数の情報転送が終了したことを検出し、かつ前記第
    一の手段が最終バイトに対する情報転送応答信号をアク
    ティブにするとセットされるフリップフロップと、前記
    フリップフロップのセット出力に応答して、実際に出力
    する情報転送応答信号をアクティブ側にマスクする第二
    の手段と、前記カウンタが設定された回数分の情報転送
    が終了したことを検出した後、前記ファースト・イン・
    ファースト・アウト型メモリが空になると、前記フリッ
    プフロップをリセットする第三の手段とを有し、前記第
    二の手段は前記フリップフロップのリセット出力に応答
    して前記実際に出力する情報転送応答信号をインアクテ
    ィブにすることを特徴とするバス制御方式。
JP1154320A 1988-06-17 1989-06-15 バス制御方式 Expired - Lifetime JPH077375B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP14970388 1988-06-17
JP63-149703 1988-06-17

Publications (2)

Publication Number Publication Date
JPH0277863A JPH0277863A (ja) 1990-03-16
JPH077375B2 true JPH077375B2 (ja) 1995-01-30

Family

ID=15480970

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1154320A Expired - Lifetime JPH077375B2 (ja) 1988-06-17 1989-06-15 バス制御方式

Country Status (2)

Country Link
US (1) US5068785A (ja)
JP (1) JPH077375B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5377332A (en) * 1989-10-02 1994-12-27 Data General Corporation Bus arbitration algorithm and apparatus
US5396599A (en) * 1990-01-16 1995-03-07 Nec Electronics, Inc. Computer system with a bus controller
JP2545482B2 (ja) * 1990-03-15 1996-10-16 富士通株式会社 インタ―フェイス装置の転送パラメ―タ設定方法
EP0454064B1 (en) * 1990-04-23 1999-08-18 Matsushita Electric Industrial Co., Ltd. Data transmission system and method
FR2662830B1 (fr) * 1990-06-05 1992-08-28 Bull Sa Procede de dialogue entre les processeurs d'un systeme, systeme pour sa mise en óoeuvre et utilisation pour la repartition des processus aux processeurs.
GB9019022D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station or similar data processing system including interfacing means to microchannel means
JP2561759B2 (ja) * 1991-03-29 1996-12-11 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサシステムおよびそのメッセージ送受信制御装置
DE4227346C2 (de) * 1991-08-19 1999-09-09 Sequent Computer Systems Inc Gerät zur Datenübertragung zwischen mehreren, mit einem SCSI-Bus verbundenen Einheiten
DE69223104T2 (de) * 1991-08-27 1998-04-02 Toshiba Kawasaki Kk Gerät zur Vermeidung der Zerstörung von aus Speichereinheit gelesenen Rechnerdaten
EP0542087A3 (en) * 1991-11-10 1997-12-29 Hewlett-Packard Company Method and apparatus for efficient serialized transmission of handshake signal on a digital bus
US5535414A (en) * 1992-11-13 1996-07-09 International Business Machines Corporation Secondary data transfer mechanism between coprocessor and memory in multi-processor computer system
US6357047B1 (en) 1997-06-30 2002-03-12 Avid Technology, Inc. Media pipeline with multichannel video processing and playback
JP2848784B2 (ja) * 1994-08-02 1999-01-20 沖電気工業株式会社 パケット交換方式
US5450543A (en) * 1994-10-11 1995-09-12 Ati Technologies Inc. Flag-based high-speed I/O data transfer
US5812875A (en) * 1995-05-02 1998-09-22 Apple Computer, Inc. Apparatus using a state device and a latching circuit to generate an acknowledgement signal in close proximity to the request signal for enhancing input/output controller operations
US5822330A (en) * 1996-04-19 1998-10-13 International Business Machines Corp. Method and system for dynamically adjusting signal skewing
US5883670A (en) * 1996-08-02 1999-03-16 Avid Technology, Inc. Motion video processing circuit for capture playback and manipulation of digital motion video information on a computer
US5862352A (en) * 1997-02-06 1999-01-19 Lsi Logic Corporation Variable period and assertion width REQ/ACK pulse generator for synchronous SCSI data transfers
US6105083A (en) * 1997-06-20 2000-08-15 Avid Technology, Inc. Apparatus and method for controlling transfer of data between and processing of data by interconnected data processing elements
US6134607A (en) * 1998-04-03 2000-10-17 Avid Technology, Inc. Method and apparatus for controlling data flow between devices connected by a memory
US6529970B1 (en) * 2000-04-13 2003-03-04 Fujitsu Microelectronics America, Inc. Method and microprocessor with fast program downloading features
BR0212570A (pt) * 2001-09-19 2004-10-13 Thomson Licensing Sa Limitador de largura de banda programável utilizando supressão de intercâmbio de sinais mediante estabelecimento de comunicação
JP4908017B2 (ja) * 2006-02-28 2012-04-04 富士通株式会社 Ｄｍａデータ転送装置及びｄｍａデータ転送方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195340A (en) * 1977-12-22 1980-03-25 Honeywell Information Systems Inc. First in first out activity queue for a cache store
US4435762A (en) * 1981-03-06 1984-03-06 International Business Machines Corporation Buffered peripheral subsystems

Also Published As

Publication number Publication date
JPH0277863A (ja) 1990-03-16
US5068785A (en) 1991-11-26

Similar Documents

Publication Publication Date Title
JPH077375B2 (ja) バス制御方式
US5812875A (en) Apparatus using a state device and a latching circuit to generate an acknowledgement signal in close proximity to the request signal for enhancing input/output controller operations
JPH0679307B2 (ja) コプロセッサの並行動作制御方式
JPH077376B2 (ja) システムバス制御方法
US5228129A (en) Synchronous communication interface for reducing the effect of data processor latency
KR940010580A (ko) 데이타 전송 제어용 인터페이스 회로
US4751632A (en) Data processor having multiple cycle operand cycles
EP0357413B1 (en) Data transfer control circuit
US6408353B1 (en) Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal
JPS63228856A (ja) 通信制御装置
JPS59231639A (ja) 端末インタ−フエ−ス装置
JPS61201361A (ja) マイクロプロセツサ間通信方式
JPH0581165A (ja) データ転送回路
JPS63228855A (ja) 通信制御装置
JP2706093B2 (ja) エラー処理方式
JPH04241667A (ja) バス制御方式
JP2961542B2 (ja) データ処理システム
JPH0235500B2 (ja)
JP2634583B2 (ja) データ転送方法
JPS63187943A (ja) 通信制御装置
JPH02141862A (ja) データ転送制御方式
JPH0154733B2 (ja)
JPH02105248A (ja) ファーストイン・ファーストアウトメモリ利用の通信方式
JPS63226738A (ja) 連続デ−タ転送におけるリトライ方式
JPS63184859A (ja) 共有メモリ転送装置