JPH0154733B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は主処理装置、チヤネル装置、入出力装
置が順に接続された処理装置において、特に主処
理装置とチヤネル装置間のデータ転送制御方式に
おけるデータ保護方式に関する。

一般に主処理装置とチヤネル装置間のデータ伝
送においては主に主処理装置からのデータ及びコ
マンド、チヤネル装置からのデータ及びステータ
スから構成されている。

またこの内、コマンド及びステータスは、主処
理装置とチヤネル装置間に設けられたインタフエ
ースレジスタに格納される。このコマンド及びス
テータスは主処理装置側あるいはチヤネル装置側
よりセツトされ、逆にチヤネル装置、主処理装置
それぞれに読取られる。

以下本発明に係るステータスのデータ転送につ
いて説明する。

ステータス情報はチヤネル装置に接続された入
出力装置の状態を示す情報であり、入出力装置の
状態の変化に伴つて逐次非同期にステータスをイ
ンタフエースレジスタ上にセツトする。このイン
タフエースレジスタ内のステータス情報は主処理
装置から、所定のタイミングで読取られる。

このようなステータスのデータ伝送においては
以下の問題点があつた。

すなわち、入出力装置側からのステータス情報
は装置の状態、変化に応じて逐次非同期にインタ
フエースレジスタ上にセツトされるため、主処理
装置側がインタフエース上のステータス情報を読
取つている最中にセツトされると前にセツトされ
た、すなわち読取り中のデータが破壊されてしま
いエラーを生じる欠点があつた。

従つて本発明は、上記欠点を解消した新規なデ
ータ転送制御におけるデータ保護方式を提供する
ものでこの目的は、主処理装置とチヤネル装置と
の間に設けられるステータスレジスタに対し該チ
ヤネル装置に接続された入出力装置からのステー
タス情報が非同期にセツトされるとともに、該主
処理装置より該ステータス情報を所定のタイミン
グで読取るデータ転送制御方式において、上記主
処理装置が上記インタフエースレジスタ上のステ
ータス情報を読取り中に上記入出力装置からのス
テータス情報のセツト要求があつた際に、該ステ
ータス情報のセツトタイミングを保留し、該読取
終了後に上記インタフエースレジスタに上記入出
力装置からのステータス情報をセツトするように
する事により達成される。

以下本発明を図面を参照しながら説明する。第
１図は、本発明のデータ転送制御におけるデータ
保護方式の一実施例である。図において１は、入
力装置、２は入出力制御チヤネル装置、３は中央
処理装置、４はメモリ、５は共通バス、６はステ
ータスセツト信号、７はステータスデータ、８は
データ保護回路、９はインタフエースレジスタ上
のステータスを格納するためのステータスレジス
タ、１０は読取指示信号、１１はドライバをそれ
ぞれ示す。

入出力装置１は、主処理装置である中央処理装
置３からのコマンドを入出力制御チヤネル装置２
が解読するとともに、このコマンドを実行するた
めの種々制御情報を入出力制御チヤネル装置２が
入出力装置１に与えて所望の処理を実行する。

入出力装置１はコマンドにより指定された所定
の処理を終了後、その結果を入出力制御チヤネル
装置２に伝えるとともに中央処理装置１に伝え
る。

またこれらの通常の処理データと別に入出力装
置は、装置の状態を示すステータスを装置の状態
変化に伴つて中央処理装置１に対して伝える事が
行なわれている。

すなわち図のように、中央処理装置１側とチヤ
ネル装置２間に設けられたインタフエース上のス
テータスレジスタ９に対して、逐次入出力装置の
状態変化に伴つてステータスデータ７をセツト信
号６とともに送出し、セツト信号６のタイミング
によりステータスレジスタ９にステータスデータ
７をセツトする。

また中央処理装置１は、所定のタイミングでこ
のステータスレジスタ１の内容を読取るべく読取
り信号１０を発する事によりドライバ１１を動作
させてステータスレジスタ９の内容を読取り、入
出力装置の状態を認識する。

このようなステータスのデータ伝送において
は、上述したように入出力装置１は、状態変化に
応じて非同期でステータスデータ７をセツトする
ため、中央処理装置１がステータスレジスタ９の
内容を読取つている最中に新たなステータスデー
タをセツトしようとする読取りエラートなるため
本発明では、データ保護回路８を設けたものであ
る。

このデータ保護回路８は、中央処理装置１がス
テータスレジスタ９を読取つている最中である事
を示す読取り信号１０が上つている間は、データ
保護回路８によりステータスデータ７のセツト信
号６を保留し、読取終了後にセツトするようにし
たものである。

次にこのデータ保護回路具体例を第２図、第３
図により説明する。

第２図は本発明に係るデータ保護回路の一実施
例、第３図は第２図に示す回路の各部のタイミン
グチヤートである。

図において第１図と同記号のものは同一のもの
を示し、さらに図において、１２は同期クロツ
ク、１３，１４はJKフリツプフロツプ、１５は
インバータ、１６，１７，２０は論理積回路（ア
ンドゲート）、１８は論理和回路（オアゲート）、
１９はセツトパルスをそれぞれ示す。

イ 中央処理装置１がステータスレジスタ９を読
取中でない場合 中央処理装置１がステータスレジスタ９を読
取中でない場合にステータスセツト信号６が発
せられた場合にはアンドゲード１６は閉じる事
により、オアゲート１８を介してセツト信号１
９を発し、インタフエースレジスタ９にステー
タスデータ７をセツトする。

ロ 中央処理装置１がステータスレジスタ９を読
取中の場合 中央処理装置１が読取り中であり読取信号１
０が上がつている際に入出力装置１よりセツト
信号６が上がつて来るとアンドゲート１６は閉
じて信号が出力されなくなる。従つてセツト信
号７はセツトパルス１９として出力されないた
めステータスデータ７はセツトされない。

一方アンドゲート２０が開き、JKフリツプフ
ロツプ１３を同期クロツク１２のタイミングでセ
ツトする事になる。

また次のクロツク１２でJKフリツプフロツプ
１４もセツトされる。

従つてJKフリツプフロツプ１４の出力はアン
ドゲード１７の一方に入力される。

その後中央処理装置１よりステータスレジスタ
９の読取りが終了し読取り信号１０が出力されな
くなるとアンドゲート２０が閉じて出力されなく
なるとともにインバータ１５を介してJKフリツ
プフロツプ１３のリセツト端子に信号が入るため
にJKフリツプフロツプ１３は次のクロツク１２
によりリセツトされる。

従つてこの状態においてはJKフリツプフロツ
プ１３はリセツトされJKフリツプフロツプ１４
はセツトされているため、アンドゲート１７が開
く事により第２図Ｄに示すような信号を次にクロ
ツク１２が入力されてJKフリツプフロツプ１４
がリセツトされるまでの間出力される。

従つて中央処理装置１がステータスレジスタ９
を読取つている最中にステータスセツトパルス６
が来ると、この信号を１時保留し、読取り終了後
に出力する事になる。

以上のように本発明は、ステータスレジスタ９
が読取られている最中にステータスデータ７がセ
ツトされる事がなく、かつこのセツト信号は保留
されているので読取り終了後ただちにステータス
データをセツト可能となる。

【図面の簡単な説明】

第１図は本発明のデータ転送制御におけるデー
タ保護方式の一実施例、第２図は本発明に係るデ
ータ保護回路の具体例、第３図は第２図の各部の
タイミングチヤートを示す。 図において１は入出力装置、２は入出力制御チ
ヤネル装置、３は中央処理装置、４はメモリ、５
は共通バス、６はステータスセツト信号、７はス
テータスデータ、８はデータ保護回路、９はステ
ータスレジスタ、１０は読取指示信号、１１はド
ライバ、１２は同期クロツク、１３，１４はJK
フリツプフロツプ、１５はインバータ、１６，１
７，２０は論理積回路（アンドゲート）、１８は
論理和回路（オアゲート）、１９はセツトパルス
をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 主処理装置３とチヤネル装置２との間に設け
   られたステータスレジスタ９に対して該チヤネル
   装置に接続された入出力装置１からのステータス
   情報７が非同期にセツトされるとともに、該主処
   理装置３より該ステータス情報７を該入出力装置
   １からのステータス情報７のセツトタイミングと
   は非同期のタイミングで読取るデータ転送制御方
   式において、 上記主処理装置３が上記インターフエースレジ
   スタ９上のステータス情報７を読取り中に上記入
   出力装置１からのステータス情報のセツト要求６
   があつた際、 上記主処理装置３からの読取信号１０によつて
   動作し、ステータス情報７のセツトタイミングを
   読取信号が読取終了を表す状態になるまで保留す
   る手段８により、前記セツト要求６を遅延し、遅
   延した該セツト要求６で該読取終了後に上記イン
   ターフエスレジスタ９に上記入出力装置１からの
   ステータス情報７をセツトするようにした事を特
   徴とするデータ転送制御方式におけるデータ保護
   方式。