JPH045216B2 - - Google Patents
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- JPH045216B2 JPH045216B2 JP60070222A JP7022285A JPH045216B2 JP H045216 B2 JPH045216 B2 JP H045216B2 JP 60070222 A JP60070222 A JP 60070222A JP 7022285 A JP7022285 A JP 7022285A JP H045216 B2 JPH045216 B2 JP H045216B2
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- address
- signal
- output
- program
- memory
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- 230000002457 bidirectional effect Effects 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はROMを内蔵するシングルチツプマイ
クロコンピユータを開発するエミユレータに関す
るものである。
クロコンピユータを開発するエミユレータに関す
るものである。
（従来技術）
従来のシングルチツプマイクロコンピユータ用
エミユレータでは、開発用シングルチツプマイク
ロコンピユータ（以下、エバチツプという）から
出力されるアドレス信号をそのまま、エミユレー
タ内のエミユレーシヨンメモリに出力していた。
しかしながら、アドレスとデータとが共通の端子
を使つて時分割に出力されるエバチツプに対して
上記と同じメモリアクセス方式を採用すると、ア
ドレスラツチサイクルと、プログラムフエツチサ
イクルの２サイクルが必要となる。
エミユレータでは、開発用シングルチツプマイク
ロコンピユータ（以下、エバチツプという）から
出力されるアドレス信号をそのまま、エミユレー
タ内のエミユレーシヨンメモリに出力していた。
しかしながら、アドレスとデータとが共通の端子
を使つて時分割に出力されるエバチツプに対して
上記と同じメモリアクセス方式を採用すると、ア
ドレスラツチサイクルと、プログラムフエツチサ
イクルの２サイクルが必要となる。
（解決すべき問題点）
このため、開発すべきマイクロコンピユータの
内部ROMのプログラムフエツチサイクルが高速
化するにつれて、エミユレーシヨンメモリにも高
速化が要求されることになる。
内部ROMのプログラムフエツチサイクルが高速
化するにつれて、エミユレーシヨンメモリにも高
速化が要求されることになる。
一方、これをさけるためにエバチツプのアドレ
ス端子とデータ端子とを分離すると、プログラム
フエツチサイクルは１サイクルでよいため、エミ
ユレーシヨンメモリは1/2のアクセスタイムのも
ので、同程度のスピードでエミユレーシヨンが可
能となる。しかし、アドレス端子とデータ端子と
を分離することにより、エバチツプのピン数が増
加してしまう。
ス端子とデータ端子とを分離すると、プログラム
フエツチサイクルは１サイクルでよいため、エミ
ユレーシヨンメモリは1/2のアクセスタイムのも
ので、同程度のスピードでエミユレーシヨンが可
能となる。しかし、アドレス端子とデータ端子と
を分離することにより、エバチツプのピン数が増
加してしまう。
このように、従来の技術は、高速エミユレーシ
ヨンを実現するためには、高速のエミユレーシヨ
ンメモリを必要とするか、そうでなければエバチ
ツプのピン数を増加するかの２つの方法しかなか
つた。
ヨンを実現するためには、高速のエミユレーシヨ
ンメモリを必要とするか、そうでなければエバチ
ツプのピン数を増加するかの２つの方法しかなか
つた。
（問題点を解決するための手段）
本発明はアドレスとデータとの端子を共通（時
分割アドレス／データバス）にしたまま低速エミ
ユレーシヨンメモリを使つて高速にエミユレーシ
ヨンすることができるように、エバチツプの外側
にカウント手段を設け、ROMからプログラムを
フエツチする動作のエミユレート時、分岐命令実
行直後だけエバチツプの時分割アドレス／データ
バスからアドレス情報を出力し、これ以外のエミ
ユレート時は時分割アドレス／データバスを常に
データバスとして使用するようになし、前記エバ
チツプから分岐命令実行直後に出力されるアドレ
ス情報を前記カウント手段にプリセツトし、この
カウンタ手段の内容をエバチツプから出力される
プログラムフエツチ信号によりインクリメント
し、かつプログラムフエツチ信号が出力されてい
る時はカウンタ手段の内容をアドレスとしてエミ
ユレーシヨンメモリに供給するようにしたことを
特徴とする。
分割アドレス／データバス）にしたまま低速エミ
ユレーシヨンメモリを使つて高速にエミユレーシ
ヨンすることができるように、エバチツプの外側
にカウント手段を設け、ROMからプログラムを
フエツチする動作のエミユレート時、分岐命令実
行直後だけエバチツプの時分割アドレス／データ
バスからアドレス情報を出力し、これ以外のエミ
ユレート時は時分割アドレス／データバスを常に
データバスとして使用するようになし、前記エバ
チツプから分岐命令実行直後に出力されるアドレ
ス情報を前記カウント手段にプリセツトし、この
カウンタ手段の内容をエバチツプから出力される
プログラムフエツチ信号によりインクリメント
し、かつプログラムフエツチ信号が出力されてい
る時はカウンタ手段の内容をアドレスとしてエミ
ユレーシヨンメモリに供給するようにしたことを
特徴とする。
一般にプログラムフエツチ動作において分岐命
令実行直後以外は、シーケンシヤルなアドレスで
エミユレーシヨンメモリをアクセスできることに
注目し、このようなアクセスの時、エバチツプか
らはプログラムフエツチ信号だけを出力すれば、
時分割アドレス／データバスは常にデータバスと
して使うことができ、かつ低速メモリであつても
高速エミユレーシヨンができるという効果がえら
れる。
令実行直後以外は、シーケンシヤルなアドレスで
エミユレーシヨンメモリをアクセスできることに
注目し、このようなアクセスの時、エバチツプか
らはプログラムフエツチ信号だけを出力すれば、
時分割アドレス／データバスは常にデータバスと
して使うことができ、かつ低速メモリであつても
高速エミユレーシヨンができるという効果がえら
れる。
（実施例）
第１図は本発明の一実施例を示すブロツク図
で、第２図は第１図の回路の動作を示すタイミン
グチヤートである。第２図のタイミングチヤート
で７（時分割アドレス／データバス）の斜線部分
はアドレスバスとして動作していることを示す。
で、第２図は第１図の回路の動作を示すタイミン
グチヤートである。第２図のタイミングチヤート
で７（時分割アドレス／データバス）の斜線部分
はアドレスバスとして動作していることを示す。
第１図において、１１は開発用シングルチツプ
マイクロコンピユータ（エバチツプ）であり、そ
の時分割アドレス／データバス７はカウンタ１
３、ラツチ１４、および双方向性バツフア１５と
夫々接続されている。また、エバチツプ１１はエ
ミユレーシヨンメモリ１２をアクセスするため
に、アドレスプリセツト信号２、プログラム・フ
エツチ信号３、アドレスラツチ信号４、メモリ・
リード信号およびメモリ・ライト信号６を出力す
る。
マイクロコンピユータ（エバチツプ）であり、そ
の時分割アドレス／データバス７はカウンタ１
３、ラツチ１４、および双方向性バツフア１５と
夫々接続されている。また、エバチツプ１１はエ
ミユレーシヨンメモリ１２をアクセスするため
に、アドレスプリセツト信号２、プログラム・フ
エツチ信号３、アドレスラツチ信号４、メモリ・
リード信号およびメモリ・ライト信号６を出力す
る。
アドレスプリセツト信号２は、時分割アドレ
ス／データバス７上にあるアドレス情報を外部の
カウンタ１３にプリセツトするための信号であ
る。一方、アドレスラツチ信号４は時分割アドレ
ス／データバス７上にあるアドレス情報をラツチ
１４に設定するための信号である。プログラム・
フエツチ信号３はシングルチツプマイクロコンピ
ユータ１１がプログラムをフエツチする時に発生
される信号で、特殊なメモリ・リード信号であ
る。プログラム・フエツチ信号３はエミユレーシ
ヨン・メモリ１２に対するアドレス情報をカウン
タ１３で作成し、これをアドレスバス８を通して
メモリ１２に送るための信号である。
ス／データバス７上にあるアドレス情報を外部の
カウンタ１３にプリセツトするための信号であ
る。一方、アドレスラツチ信号４は時分割アドレ
ス／データバス７上にあるアドレス情報をラツチ
１４に設定するための信号である。プログラム・
フエツチ信号３はシングルチツプマイクロコンピ
ユータ１１がプログラムをフエツチする時に発生
される信号で、特殊なメモリ・リード信号であ
る。プログラム・フエツチ信号３はエミユレーシ
ヨン・メモリ１２に対するアドレス情報をカウン
タ１３で作成し、これをアドレスバス８を通して
メモリ１２に送るための信号である。
このプログラム・フエツチ信号３の後縁に応答
してカウンタ１３はカウント・アツプする。双方
向性バツフア１５はプログラム・フエツチ信号３
とメモリ・リード信号５と、メモリ・ライト信号
６の論理和として出力されるドライバ・イネーブ
ル信号１０により活性化され、メモリ・ライト信
号６によつてデータ転送の方向が制御される。
してカウンタ１３はカウント・アツプする。双方
向性バツフア１５はプログラム・フエツチ信号３
とメモリ・リード信号５と、メモリ・ライト信号
６の論理和として出力されるドライバ・イネーブ
ル信号１０により活性化され、メモリ・ライト信
号６によつてデータ転送の方向が制御される。
第２図を用いて、以上の回路の動作を説明す
る。開発用シングルチツプマイクロコンピユータ
１１が最初にあるいは分岐命令実行直後プログラ
ムを実行するとき、アドレスプリセツト信号２が
アクテイブになり、時分割アドレス／データバス
７上に、最初あるいは分岐先のプログラムのアド
レスが出力され、これがカウンタ１３にプリセツ
トされる。この時、エミユレーシヨンメモリ１２
に対するアドレスとしては、プログラム・フエツ
チ信号３が出ていないのでアドレスラツチ１４の
内容が用いられる（プログラマドレスセツトサイ
クル１９）。
る。開発用シングルチツプマイクロコンピユータ
１１が最初にあるいは分岐命令実行直後プログラ
ムを実行するとき、アドレスプリセツト信号２が
アクテイブになり、時分割アドレス／データバス
７上に、最初あるいは分岐先のプログラムのアド
レスが出力され、これがカウンタ１３にプリセツ
トされる。この時、エミユレーシヨンメモリ１２
に対するアドレスとしては、プログラム・フエツ
チ信号３が出ていないのでアドレスラツチ１４の
内容が用いられる（プログラマドレスセツトサイ
クル１９）。
次にプログラム・フエツチ信号３がアクテイブ
になると、カウンタ１３が選択され、先ほどプリ
セツトされたアドレスがアドレスバスを介してエ
ミユレーシヨン・メモリ１２に出力される。これ
と同時に、ドライバ・イネーブル信号１０がアク
テイブになり、また、メモリ・ライト信号がイン
アクテイブなのでエミユレーシヨン・メモリ１２
内のデータは双方向性バツフア１５を介して時分
割アドレス／データバス７に出力される（プログ
ラムフエツチサイクル２０）。ここで、プログラ
ム・フエツチ信号３がインアクテイブになると、
カウンタ１３の内容が１つカウントアツプされ
る。これ以降、分岐免令を実行しない限り、プロ
グラム・フエツチ動作はプログラム・フエツチ信
号３に基いてカウンタ１３の内容が１回フエツチ
するごとにインクリメントされる。従つて、毎回
毎回シングルチツプマイクロコンピユータ１１か
らアドレス情報を出す必要はない（プログラムフ
エツチサイクル２０）。
になると、カウンタ１３が選択され、先ほどプリ
セツトされたアドレスがアドレスバスを介してエ
ミユレーシヨン・メモリ１２に出力される。これ
と同時に、ドライバ・イネーブル信号１０がアク
テイブになり、また、メモリ・ライト信号がイン
アクテイブなのでエミユレーシヨン・メモリ１２
内のデータは双方向性バツフア１５を介して時分
割アドレス／データバス７に出力される（プログ
ラムフエツチサイクル２０）。ここで、プログラ
ム・フエツチ信号３がインアクテイブになると、
カウンタ１３の内容が１つカウントアツプされ
る。これ以降、分岐免令を実行しない限り、プロ
グラム・フエツチ動作はプログラム・フエツチ信
号３に基いてカウンタ１３の内容が１回フエツチ
するごとにインクリメントされる。従つて、毎回
毎回シングルチツプマイクロコンピユータ１１か
らアドレス情報を出す必要はない（プログラムフ
エツチサイクル２０）。
次に、エバチツプ１１がメモリ１２からデータ
をアクセスするために、アドレスラツチ信号４を
アクテイブし、バス７上にデータのアドレスを出
力する。これにより、データのアドレスがラツチ
１４にセツトされる。この時、プログラムフエツ
チ信号３はインアクテイブになつているが、
NOT回路１６によつて反転されるためラツチ１
４の出力をギネーブルにする。これによつてラツ
チ１４にセツトされたデータのアドレスがアドレ
ス・バスを通してメモリ１２に出力される。この
後、エバチツプ１１はメモリ・リード信号５をア
クテイブにし、バス７をデータバスとして使うこ
とによつてメモリ１２からデータバス９および双
方向性バツフア１５を通してデータを受けとる
（メモリ・リードサイクル２１）。
をアクセスするために、アドレスラツチ信号４を
アクテイブし、バス７上にデータのアドレスを出
力する。これにより、データのアドレスがラツチ
１４にセツトされる。この時、プログラムフエツ
チ信号３はインアクテイブになつているが、
NOT回路１６によつて反転されるためラツチ１
４の出力をギネーブルにする。これによつてラツ
チ１４にセツトされたデータのアドレスがアドレ
ス・バスを通してメモリ１２に出力される。この
後、エバチツプ１１はメモリ・リード信号５をア
クテイブにし、バス７をデータバスとして使うこ
とによつてメモリ１２からデータバス９および双
方向性バツフア１５を通してデータを受けとる
（メモリ・リードサイクル２１）。
この後さらにプログラム・フエツチ動作が行な
われるが（プログラム・フエツチ・サイクル２
０）、この時のプログラムのアドレスはすでにカ
ウンタ１３にセツトされているので、エバチツプ
１１はアドレスを出力することなくプログラムフ
エツチ信号３をアクテイブにするだけで継続して
プログラムをフエツチできる。
われるが（プログラム・フエツチ・サイクル２
０）、この時のプログラムのアドレスはすでにカ
ウンタ１３にセツトされているので、エバチツプ
１１はアドレスを出力することなくプログラムフ
エツチ信号３をアクテイブにするだけで継続して
プログラムをフエツチできる。
第２図から明らかなように従来の時分割アドレ
ス／データバス方式のエバチツプでは、プログラ
ムフエツチサイクル２０の直前に必らずプログラ
ム・フエツチ・サイクル１９が必要となつていた
が、本発明ではこれが不要である。よつて大幅な
高速化が計られ、分岐命令が煩雑に発生しない場
合には、分離アドレス／データバス方式とほぼ同
等の高速エミユレーシヨンが可能となつている。
ス／データバス方式のエバチツプでは、プログラ
ムフエツチサイクル２０の直前に必らずプログラ
ム・フエツチ・サイクル１９が必要となつていた
が、本発明ではこれが不要である。よつて大幅な
高速化が計られ、分岐命令が煩雑に発生しない場
合には、分離アドレス／データバス方式とほぼ同
等の高速エミユレーシヨンが可能となつている。
一方、本発明によらずに分離アドレス／データ
バス方式なみの高速エミユレーシヨンを実現しよ
うとすると、第２図のサイクル２０内、すなわち
基準クロツク１の１クロツク内に１９と２０の２
つのサイクルを入れなければならない。このため
にはエミユレーシヨン・メモリ１２は、基準クロ
ツクの半クロツク間のアクセスタイムで動作でき
るものでなけれならない。
バス方式なみの高速エミユレーシヨンを実現しよ
うとすると、第２図のサイクル２０内、すなわち
基準クロツク１の１クロツク内に１９と２０の２
つのサイクルを入れなければならない。このため
にはエミユレーシヨン・メモリ１２は、基準クロ
ツクの半クロツク間のアクセスタイムで動作でき
るものでなけれならない。
（発明の効果）
以上のように本発明によれば、時分割アドレ
ス／データバスを用いながら分離アドレス／デー
タバス並みの高速エミユレーシヨンと、低速エミ
ユレーシヨン・メモリの使用とがともに可能とな
る効果を得ることができる。
ス／データバスを用いながら分離アドレス／デー
タバス並みの高速エミユレーシヨンと、低速エミ
ユレーシヨン・メモリの使用とがともに可能とな
る効果を得ることができる。
第１図は本発明の一実施例のブロツク図、第２
図は第１図のタイミング・チヤートである。 １……基準クロツク、２……アドレス・プリセ
ツト信号、３……プログラム・フエツチ信号、４
……アドレス・ラツチ信号、５……メモリ・リー
ド信号、６……メモリ・ライト信号、７……時分
割アドレス／データバス（斜線部はアドレス情
報）、８……アドレス・バス、９……データ・バ
ス、１０……ドライバ・イネーブル信号、１１…
…シングルチツプマイクロコンピユータ、１２…
…エミユレーシヨン・メモリ、１３……カウン
タ、１４……ラツチ、１５……双方向性バツフ
ア、１６……NOT回路、１９……プログラム・
アドレス・セツト・サイクル、２０……プログラ
ム・フエツチサイクル、２１……メモリ・リード
サイクル、２２……メモリ・ライトサイクル。
図は第１図のタイミング・チヤートである。 １……基準クロツク、２……アドレス・プリセ
ツト信号、３……プログラム・フエツチ信号、４
……アドレス・ラツチ信号、５……メモリ・リー
ド信号、６……メモリ・ライト信号、７……時分
割アドレス／データバス（斜線部はアドレス情
報）、８……アドレス・バス、９……データ・バ
ス、１０……ドライバ・イネーブル信号、１１…
…シングルチツプマイクロコンピユータ、１２…
…エミユレーシヨン・メモリ、１３……カウン
タ、１４……ラツチ、１５……双方向性バツフ
ア、１６……NOT回路、１９……プログラム・
アドレス・セツト・サイクル、２０……プログラ
ム・フエツチサイクル、２１……メモリ・リード
サイクル、２２……メモリ・ライトサイクル。
Claims (1)
- １ アドレス出力とデータの入出力とを共通の端
子を用いて実行し、分岐命令実行直後はプログラ
ムフエツチ用のアドレス情報を前記共通端子から
出力するもそれ以降はプログラムフエツチ用のア
ドレス情報を出力することなくプログラムフエツ
チ信号を外部に出力する開発用シングルチツプマ
イクロコンピユータと、該シングルチツプマイク
ロコンピユータから前記分岐命令実行直後に出力
される前記プログラムフエツチ用のアドレス情報
がプリセツトされ、前記プログラムフエツチ信号
によりその値が更新されるカウンタ手段と、前記
プログラムフエツチ信号が出力されている時、前
記カウンタ手段の出力をアドレスとしてエミユレ
ーシヨンメモリに供給して当該エミユレーシヨン
メモリからプログラムを読み出す手段とを有し、
当該読み出されたプログラムを前記開発用シング
ルチツプコンピユータはフエツチすることを特徴
とするシングルチツプマイクロコンピユータ用エ
ミユレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070222A JPS61229133A (ja) | 1985-04-03 | 1985-04-03 | シングルチツプマイクロコンピユ−タ用エミユレ−タ |
| US06/847,447 US4780819A (en) | 1985-04-03 | 1986-04-03 | Emulator system utilizing a program counter and a latch coupled to an emulator memory for reducing fletch line of instructions stored in the emulator memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070222A JPS61229133A (ja) | 1985-04-03 | 1985-04-03 | シングルチツプマイクロコンピユ−タ用エミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229133A JPS61229133A (ja) | 1986-10-13 |
| JPH045216B2 true JPH045216B2 (ja) | 1992-01-30 |
Family
ID=13425303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070222A Granted JPS61229133A (ja) | 1985-04-03 | 1985-04-03 | シングルチツプマイクロコンピユ−タ用エミユレ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4780819A (ja) |
| JP (1) | JPS61229133A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61267858A (ja) * | 1985-01-18 | 1986-11-27 | Nec Corp | マイクロコンピユ−タ |
| JPH0727471B2 (ja) * | 1985-08-01 | 1995-03-29 | 日本電気株式会社 | マイクロコンピュータ開発装置 |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| US4868822A (en) * | 1988-02-19 | 1989-09-19 | John Fluke Mfg. Co., Inc. | Memory emulation method and system for testing and troubleshooting microprocessor-based electronic systems |
| US5218691A (en) * | 1988-07-26 | 1993-06-08 | Disk Emulation Systems, Inc. | Disk emulation system |
| US5070474A (en) * | 1988-07-26 | 1991-12-03 | Disk Emulation Systems, Inc. | Disk emulation system |
| US5202976A (en) * | 1988-12-30 | 1993-04-13 | Hewlett-Packard Company | Method and apparatus for coordinating measurement activity upon a plurality of emulators |
| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| US5493723A (en) * | 1990-11-06 | 1996-02-20 | National Semiconductor Corporation | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits |
| US5291584A (en) * | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
| US5491793A (en) * | 1992-07-31 | 1996-02-13 | Fujitsu Limited | Debug support in a processor chip |
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| US5542059A (en) * | 1994-01-11 | 1996-07-30 | Exponential Technology, Inc. | Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order |
| US5781750A (en) * | 1994-01-11 | 1998-07-14 | Exponential Technology, Inc. | Dual-instruction-set architecture CPU with hidden software emulation mode |
| US5481693A (en) * | 1994-07-20 | 1996-01-02 | Exponential Technology, Inc. | Shared register architecture for a dual-instruction-set CPU |
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-
1985
- 1985-04-03 JP JP60070222A patent/JPS61229133A/ja active Granted
-
1986
- 1986-04-03 US US06/847,447 patent/US4780819A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4780819A (en) | 1988-10-25 |
| JPS61229133A (ja) | 1986-10-13 |
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