JPS61229133A - シングルチツプマイクロコンピユ−タ用エミユレ−タ - Google Patents
シングルチツプマイクロコンピユ−タ用エミユレ−タInfo
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- JPS61229133A JPS61229133A JP60070222A JP7022285A JPS61229133A JP S61229133 A JPS61229133 A JP S61229133A JP 60070222 A JP60070222 A JP 60070222A JP 7022285 A JP7022285 A JP 7022285A JP S61229133 A JPS61229133 A JP S61229133A
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- Japan
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- 238000011156 evaluation Methods 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 125000000174 L-prolyl group Chemical group [H]N1C([H])([H])C([H])([H])C([H])([H])[C@@]1([H])C(*)=O 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＲＯＭを内蔵するシングルチップマイクロコン
ビ晶−夕を開発するエミュレータＶζ関するものである
。
ビ晶−夕を開発するエミュレータＶζ関するものである
。
（従来技術）
従来のシングルチップマイクロコンビエータ用エミエレ
ータでは、開発用シングルチップマイクロコンビエータ
（以下、エバチップという）から出力されるアドレス信
号をその′！！ま、エミュレータ内のエミエレーシ冒ン
メモリに出力していた。
ータでは、開発用シングルチップマイクロコンビエータ
（以下、エバチップという）から出力されるアドレス信
号をその′！！ま、エミュレータ内のエミエレーシ冒ン
メモリに出力していた。
しかしながら、アドレスとデータとが共通の端子を使っ
て時分割に出力されるエバチップに対して上記と同じメ
モリアクセス方式を採用すると、アドレスラッチサイク
ルと、プログラムフェッチサイクルの２サイクルが必要
となる。
て時分割に出力されるエバチップに対して上記と同じメ
モリアクセス方式を採用すると、アドレスラッチサイク
ルと、プログラムフェッチサイクルの２サイクルが必要
となる。
（解決すべき問題点）
このため、開発すべきマイクロコンビエータの内部ＲＯ
Ｍのプログラムフェッチサイクルが高速化するにつれて
、エミュレーションメモリにも高速化が要求されること
になる。
Ｍのプログラムフェッチサイクルが高速化するにつれて
、エミュレーションメモリにも高速化が要求されること
になる。
一方、これをさけるためにエバチップのアドレス端子と
データ端子とを分離すると、プログラム７エツチサイク
ルは１サイクルでよいため、エミエレーシ冒ンメ七りは
１７２のアクセスタイムのもので、同程度のスピードで
エミユレーシヨンが可能となる。しかし、アドレス端子
とデータ端子とを分離することによ〕、エバチップのビ
ン数が増加してしまう。
データ端子とを分離すると、プログラム７エツチサイク
ルは１サイクルでよいため、エミエレーシ冒ンメ七りは
１７２のアクセスタイムのもので、同程度のスピードで
エミユレーシヨンが可能となる。しかし、アドレス端子
とデータ端子とを分離することによ〕、エバチップのビ
ン数が増加してしまう。
このように、従来の技術では、高速エミユレーシヨンを
実現するためには、高速のエミ晶し−ジ冒ンメモリを必
要とするか、そうでなければエバチップのピン数を増加
するかの２つの方法しかなかった。
実現するためには、高速のエミ晶し−ジ冒ンメモリを必
要とするか、そうでなければエバチップのピン数を増加
するかの２つの方法しかなかった。
（問題点を解決するための手段）
本発明はアドレスとデータとの端子を共通（時分割アド
レス／データバス）にしたまま低速エミ纂し−ジ田ンメ
そすを使りて高速ンζエミエレーシ目ンすることができ
るように、エバチップの外側にカウント手段を設け、Ｒ
ＯＭからプログラムをフェッチする動作のエミュレート
時、分岐命令実行直後だけエバチップの時分割アドレス
／データバスからアドレス情報を出力し、これ以外のエ
ミュレート時は時分割アドレス／データバスを常にデー
タバスとして使用するよう一ζなし、前記エバチップか
ら分岐命令実行直後に出力されるアドレス情報を前記カ
ウンタ手段にプリセットし、このカウンタ手段の内容を
エバチップから出力されるプログラムフェッチ信号によ
りインクリメントし、かつプログラムフェッチ信号が出
力されている時はカウンタ手段の内容管アドレスとして
エミュレーシロンメモリに供給するようにしたことを特
徴とする。
レス／データバス）にしたまま低速エミ纂し−ジ田ンメ
そすを使りて高速ンζエミエレーシ目ンすることができ
るように、エバチップの外側にカウント手段を設け、Ｒ
ＯＭからプログラムをフェッチする動作のエミュレート
時、分岐命令実行直後だけエバチップの時分割アドレス
／データバスからアドレス情報を出力し、これ以外のエ
ミュレート時は時分割アドレス／データバスを常にデー
タバスとして使用するよう一ζなし、前記エバチップか
ら分岐命令実行直後に出力されるアドレス情報を前記カ
ウンタ手段にプリセットし、このカウンタ手段の内容を
エバチップから出力されるプログラムフェッチ信号によ
りインクリメントし、かつプログラムフェッチ信号が出
力されている時はカウンタ手段の内容管アドレスとして
エミュレーシロンメモリに供給するようにしたことを特
徴とする。
一般にプログラムフェッチ動作において分岐命令実行直
後以外は、シーケンシャルなアドレスでエミ晶し−ジ雪
ンメモリをアクセスできることに注目し、このようなア
クセスの時、エバチップからはプログラムフェッチ信号
だけを出力すれば、時分割アドレス／データバスは常に
データバスとして使うことができ、かつ低速メモリであ
っても高速エミユレーシヨンができるという効果がえら
れる。
後以外は、シーケンシャルなアドレスでエミ晶し−ジ雪
ンメモリをアクセスできることに注目し、このようなア
クセスの時、エバチップからはプログラムフェッチ信号
だけを出力すれば、時分割アドレス／データバスは常に
データバスとして使うことができ、かつ低速メモリであ
っても高速エミユレーシヨンができるという効果がえら
れる。
（実施例）
ｇ１図は本発明の一実施例を示すブロック図で、第２図
は第１図の回路の動作を示すタイミングチャートである
。第２図のタイミングチャートで７（時分割アドレス／
データバス）の斜線部分はアドレスバスとして動作して
いることを示す。
は第１図の回路の動作を示すタイミングチャートである
。第２図のタイミングチャートで７（時分割アドレス／
データバス）の斜線部分はアドレスバスとして動作して
いることを示す。
第１図において、１１は開発用シングルチップマイクロ
コンビエータ（エバチップ）でアシ、その時分割アドレ
ス／データバス７はカウンタ１３゜ラッチ１４、および
双方向性バッファ１５と夫々接続されている。また、エ
バチップ１１はエミュレーションメモリ１２をアクセス
するために、アドレスプリセット信号２．プログラム・
フェッチ信号３．アドレスラッチ信号４．メそり・リー
ド信号およびメモリ・ライト信号６ｔ−出力する。
コンビエータ（エバチップ）でアシ、その時分割アドレ
ス／データバス７はカウンタ１３゜ラッチ１４、および
双方向性バッファ１５と夫々接続されている。また、エ
バチップ１１はエミュレーションメモリ１２をアクセス
するために、アドレスプリセット信号２．プログラム・
フェッチ信号３．アドレスラッチ信号４．メそり・リー
ド信号およびメモリ・ライト信号６ｔ−出力する。
アドレスプリセット信号２は、時分割アドレス／データ
バス７上にあるアドレス情報を外部のカウンタ１３にプ
リセットするための信号でおる。
バス７上にあるアドレス情報を外部のカウンタ１３にプ
リセットするための信号でおる。
一方、アドレスラッチ信号４は時分割アドレス／データ
バス７上にあるアドレス情報をラッチ１４に設定するた
めの信号である。プログラム−７工ツチ信号３はシング
ルチップマイクロコンピュータ１１がプログラムをフェ
ッチする時に発生される信号で、特殊なメモリ・リード
信号である。プログラム・フェッチ信号３はエミユレー
シヨン・メモリ１２に対するアドレス情報をカウンタ１
３で作成し、これをアドレスバス８全通してメモリ１２
に送るための信号である。
バス７上にあるアドレス情報をラッチ１４に設定するた
めの信号である。プログラム−７工ツチ信号３はシング
ルチップマイクロコンピュータ１１がプログラムをフェ
ッチする時に発生される信号で、特殊なメモリ・リード
信号である。プログラム・フェッチ信号３はエミユレー
シヨン・メモリ１２に対するアドレス情報をカウンタ１
３で作成し、これをアドレスバス８全通してメモリ１２
に送るための信号である。
このプログラム・フェッチ信号３の後縁に応答してカウ
ンタ１３はカウント・アップする。双方向性バッファ１
５はプログラムフェッチ信号３とメモリ・リード信号５
と、メモリψライト信号６の論理和として出力されるド
ライバ・イネーブル信号１０によシ活性化され、メモリ
・ライト信号６によってデータ転送の方向が制御される
。
ンタ１３はカウント・アップする。双方向性バッファ１
５はプログラムフェッチ信号３とメモリ・リード信号５
と、メモリψライト信号６の論理和として出力されるド
ライバ・イネーブル信号１０によシ活性化され、メモリ
・ライト信号６によってデータ転送の方向が制御される
。
第２図を用いて、以上の回路の動作を説明する。
開発用シングルチップマイクロコンピュータ１１が最初
にあるいは分岐命令実行直後プログラムを実行するとき
、アドレスプリセット信号２がアクティブになシ、時分
割アドレス／データバス７上に、最初あるいは分岐先の
プログラムのアドレスが出力され、これがカウンタ１３
にプリセットされる。この時、エミエレーシ冒ンメそり
１２に対するアドレスとしては、プログラム・フェッチ
信号３が出ていないのでアドレスラッチ１４の内容が用
いられる（プログラムアドレスセットサイクル１９）。
にあるいは分岐命令実行直後プログラムを実行するとき
、アドレスプリセット信号２がアクティブになシ、時分
割アドレス／データバス７上に、最初あるいは分岐先の
プログラムのアドレスが出力され、これがカウンタ１３
にプリセットされる。この時、エミエレーシ冒ンメそり
１２に対するアドレスとしては、プログラム・フェッチ
信号３が出ていないのでアドレスラッチ１４の内容が用
いられる（プログラムアドレスセットサイクル１９）。
次にプログラム・７工ツチ信号３がアクティブになると
、カウンタ１３が選択され、先はどプリセットされたア
ドレスがアドレスバスを介してエミエレーシ四ン・メモ
リ１２に出力される。これと同時に、ドライバ・イネー
ブル信号１０がアクティブをζなり、また、メモリ・ラ
イト信号がインアクティブなのでエミ晶し−ジ目ン拳メ
モリ１２内のデータは双方向性バッファ１５を介して時
分割アドレス／データバス７に出力される（プログラム
フェッチサイクル２０）。ここで、プログラム・フェッ
チ信号３がインアクティブをこなると、カウンタ１３の
内容が１つカウントアツプされる。
、カウンタ１３が選択され、先はどプリセットされたア
ドレスがアドレスバスを介してエミエレーシ四ン・メモ
リ１２に出力される。これと同時に、ドライバ・イネー
ブル信号１０がアクティブをζなり、また、メモリ・ラ
イト信号がインアクティブなのでエミ晶し−ジ目ン拳メ
モリ１２内のデータは双方向性バッファ１５を介して時
分割アドレス／データバス７に出力される（プログラム
フェッチサイクル２０）。ここで、プログラム・フェッ
チ信号３がインアクティブをこなると、カウンタ１３の
内容が１つカウントアツプされる。
これ以降、分岐免令を実行しない限シ、プログラム・フ
ェッチ動作はプログラム・フェッチ信号３に基いてカウ
ンタ１３の内容が１回フェッチするごとにインクリメン
トされる。従って、毎回毎回シングルチップマイクロコ
ンビ晶−夕１１からアドレス情報を出す必要はない（プ
ログラムフェッチサイクル２０）。
ェッチ動作はプログラム・フェッチ信号３に基いてカウ
ンタ１３の内容が１回フェッチするごとにインクリメン
トされる。従って、毎回毎回シングルチップマイクロコ
ンビ晶−夕１１からアドレス情報を出す必要はない（プ
ログラムフェッチサイクル２０）。
次に、エバチップ１１がメそす１２からデータをアクセ
スするために、アドレスラッチ信号４をアクティブにし
、バス７上にデータのアトシスを出力する。これによシ
、データのアドレスがラッチ１４にセットされる。この
時、プログラムフェッチ信号３はインアクティブになっ
ているが、ＮＯＴ回路１６によって反転されるためラッ
チ１４の出力をイネーブルにする。これによってラッチ
１４にセットされたデータのアドレスがアドレス・バス
８を通してメ七り１２に出力される。この後、エバチッ
プ１１はメモリ・リード信号５ｔ−アクティブにし、バ
ス７をデータバスとして使うことによってメ七り１２か
らデータバス９２よび双方向性バッファ１５を通してデ
ータを受けとる（メモリ・リードサイクル２１）。
スするために、アドレスラッチ信号４をアクティブにし
、バス７上にデータのアトシスを出力する。これによシ
、データのアドレスがラッチ１４にセットされる。この
時、プログラムフェッチ信号３はインアクティブになっ
ているが、ＮＯＴ回路１６によって反転されるためラッ
チ１４の出力をイネーブルにする。これによってラッチ
１４にセットされたデータのアドレスがアドレス・バス
８を通してメ七り１２に出力される。この後、エバチッ
プ１１はメモリ・リード信号５ｔ−アクティブにし、バ
ス７をデータバスとして使うことによってメ七り１２か
らデータバス９２よび双方向性バッファ１５を通してデ
ータを受けとる（メモリ・リードサイクル２１）。
この後さらにプログラム・フェッチ動作が行なわれるが
（プログラム・フェッチ・サイクル２０）、この時のプ
ログラムのアドレスはすでにカウンタ１３にセットされ
ているので、エバチップ１１はアドレスを出力すること
なくプログラムフェッチ信号３をアクティブにするだけ
で継続してプログラムをフェッチできる。
（プログラム・フェッチ・サイクル２０）、この時のプ
ログラムのアドレスはすでにカウンタ１３にセットされ
ているので、エバチップ１１はアドレスを出力すること
なくプログラムフェッチ信号３をアクティブにするだけ
で継続してプログラムをフェッチできる。
第２図から明らかなように従来の時分割アドレス／デー
タバス方式のエバチップでは、プログラムフェッチサイ
クル２０の直前に必らずプログラム＠７エツチ・サイク
ル１９が必要となっていたが、本発明ではこれが不要で
ある。よって大幅な高速化が計られ、分岐命令が煩雑に
発生しない場合には、分離アドレス／データバス方式と
ほぼ同等の高速エミュレーシ目ンが可能となっている。
タバス方式のエバチップでは、プログラムフェッチサイ
クル２０の直前に必らずプログラム＠７エツチ・サイク
ル１９が必要となっていたが、本発明ではこれが不要で
ある。よって大幅な高速化が計られ、分岐命令が煩雑に
発生しない場合には、分離アドレス／データバス方式と
ほぼ同等の高速エミュレーシ目ンが可能となっている。
−万、本発明によらずに分離アドレス／データバス方式
なみの高速エミエレーシ冒ンを実現しようとすると、第
２図のサイクル２０内、すなわら基準クロック１の１ク
ロツク内に１９と２０の２つのサイクルを入れなければ
ならない。このためにはエミエレーシ雪ン・メモリ１２
は、基準クロックの半クロツク間のアクセスタイムで動
作できるものでなければならない。
なみの高速エミエレーシ冒ンを実現しようとすると、第
２図のサイクル２０内、すなわら基準クロック１の１ク
ロツク内に１９と２０の２つのサイクルを入れなければ
ならない。このためにはエミエレーシ雪ン・メモリ１２
は、基準クロックの半クロツク間のアクセスタイムで動
作できるものでなければならない。
（発明の効果）
以上のように本発明によれは、時分割アドレス／データ
バスを用いながら分離アドレス／データバス並みの高速
エミエレーシ田ンと、低速エミエレーシ冒ン番メモリの
使用とがともに可能となる効果を得ることができる。
バスを用いながら分離アドレス／データバス並みの高速
エミエレーシ田ンと、低速エミエレーシ冒ン番メモリの
使用とがともに可能となる効果を得ることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のタイミング・チャートである。 １・・・・・・基準クロック、２・・・・・・アドレス
・プリセット信号、３・・・・・・プログラム・７工ツ
チ信号、４・・・・・・アドレス・ラッチ信号、５・・
・・・・メそす・リード信号、６・・・・・・メモリ・
ライト信号、７・・・・・・時分割アドレス／データバ
ス（斜線部はアドレス情報Ｘ１・・・・・アドレス拳パ
ス、９・・・・・・データ・バス、１０・・・・・・ド
ライバ・イネーブル信号、１１・・・・・・シングルチ
ップマイクロコンビ晶−タ、１２・・・・・・エミ晶し
−ジ冒ン・メ七り、１３・・・・・・カウンタ、１４・
・・・・・ラッチ、１５・山・・双方向性バッファ、１
６・・・・・・ＮＯＴ回路、１９・・・・・・プログラ
ム・アドレス・セット・サイクル、２０・・・・・・プ
ロ／ｊム・７エツチサイクル、２１・・・・・・メモリ
・リードサイクル、２２・・・・・・メ七り・ライトサ
イクル。
図のタイミング・チャートである。 １・・・・・・基準クロック、２・・・・・・アドレス
・プリセット信号、３・・・・・・プログラム・７工ツ
チ信号、４・・・・・・アドレス・ラッチ信号、５・・
・・・・メそす・リード信号、６・・・・・・メモリ・
ライト信号、７・・・・・・時分割アドレス／データバ
ス（斜線部はアドレス情報Ｘ１・・・・・アドレス拳パ
ス、９・・・・・・データ・バス、１０・・・・・・ド
ライバ・イネーブル信号、１１・・・・・・シングルチ
ップマイクロコンビ晶−タ、１２・・・・・・エミ晶し
−ジ冒ン・メ七り、１３・・・・・・カウンタ、１４・
・・・・・ラッチ、１５・山・・双方向性バッファ、１
６・・・・・・ＮＯＴ回路、１９・・・・・・プログラ
ム・アドレス・セット・サイクル、２０・・・・・・プ
ロ／ｊム・７エツチサイクル、２１・・・・・・メモリ
・リードサイクル、２２・・・・・・メ七り・ライトサ
イクル。
Claims (1)
- アドレスとデータとを共通の端子を用いて入出力し、プ
ログラムフェッチ動作のエミュレート時、分岐命令実行
直後は前記共通端子からアドレス情報を出力し、それ以
降はプログラムフェッチ信号を外部に出力する開発用シ
ングルチップマイクロコンピュータと、該シングルチッ
プマイクロコンピュータから前記分岐命令実行直後に出
力されるアドレス情報がプリセットされ、前記プログラ
ムフェッチ信号によりその値が変更されるカウンタ手段
と、前記プログラムフェッチ信号が出力されている時、
前記カウンタ手段の出力をアドレスとしてメモリに供給
する手段とを有することを特徴とするシングルチップマ
イクロコンピュータ用エミュレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070222A JPS61229133A (ja) | 1985-04-03 | 1985-04-03 | シングルチツプマイクロコンピユ−タ用エミユレ−タ |
| US06/847,447 US4780819A (en) | 1985-04-03 | 1986-04-03 | Emulator system utilizing a program counter and a latch coupled to an emulator memory for reducing fletch line of instructions stored in the emulator memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070222A JPS61229133A (ja) | 1985-04-03 | 1985-04-03 | シングルチツプマイクロコンピユ−タ用エミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229133A true JPS61229133A (ja) | 1986-10-13 |
| JPH045216B2 JPH045216B2 (ja) | 1992-01-30 |
Family
ID=13425303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070222A Granted JPS61229133A (ja) | 1985-04-03 | 1985-04-03 | シングルチツプマイクロコンピユ−タ用エミユレ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4780819A (ja) |
| JP (1) | JPS61229133A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61267858A (ja) * | 1985-01-18 | 1986-11-27 | Nec Corp | マイクロコンピユ−タ |
| JPH0727471B2 (ja) * | 1985-08-01 | 1995-03-29 | 日本電気株式会社 | マイクロコンピュータ開発装置 |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| US4868822A (en) * | 1988-02-19 | 1989-09-19 | John Fluke Mfg. Co., Inc. | Memory emulation method and system for testing and troubleshooting microprocessor-based electronic systems |
| US5070474A (en) * | 1988-07-26 | 1991-12-03 | Disk Emulation Systems, Inc. | Disk emulation system |
| US5218691A (en) * | 1988-07-26 | 1993-06-08 | Disk Emulation Systems, Inc. | Disk emulation system |
| US5202976A (en) * | 1988-12-30 | 1993-04-13 | Hewlett-Packard Company | Method and apparatus for coordinating measurement activity upon a plurality of emulators |
| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| US5493723A (en) * | 1990-11-06 | 1996-02-20 | National Semiconductor Corporation | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits |
| US5291584A (en) * | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
| US5491793A (en) * | 1992-07-31 | 1996-02-13 | Fujitsu Limited | Debug support in a processor chip |
| DE4232053C1 (de) * | 1992-09-24 | 1993-11-25 | Siemens Ag | Schaltung zur Emulationsbeschleunigung |
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| US5574928A (en) * | 1993-10-29 | 1996-11-12 | Advanced Micro Devices, Inc. | Mixed integer/floating point processor core for a superscalar microprocessor with a plurality of operand buses for transferring operand segments |
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| US5542059A (en) * | 1994-01-11 | 1996-07-30 | Exponential Technology, Inc. | Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order |
| US5781750A (en) * | 1994-01-11 | 1998-07-14 | Exponential Technology, Inc. | Dual-instruction-set architecture CPU with hidden software emulation mode |
| US5481693A (en) * | 1994-07-20 | 1996-01-02 | Exponential Technology, Inc. | Shared register architecture for a dual-instruction-set CPU |
| US5685009A (en) * | 1994-07-20 | 1997-11-04 | Exponential Technology, Inc. | Shared floating-point registers and register port-pairing in a dual-architecture CPU |
| US5721695A (en) * | 1994-10-17 | 1998-02-24 | Advanced Micro Devices, Inc. | Simulation by emulating level sensitive latches with edge trigger latches |
| JP3943277B2 (ja) * | 1999-03-23 | 2007-07-11 | セイコーエプソン株式会社 | マイクロコンピュータ及び電子機器 |
| TWI220192B (en) * | 2001-11-06 | 2004-08-11 | Mediatek Inc | Memory access method and apparatus in ICE system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1985
- 1985-04-03 JP JP60070222A patent/JPS61229133A/ja active Granted
-
1986
- 1986-04-03 US US06/847,447 patent/US4780819A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4780819A (en) | 1988-10-25 |
| JPH045216B2 (ja) | 1992-01-30 |
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