JPH04257932A - ディジタルシグナルプロセッサのエミュレート用チップ - Google Patents
ディジタルシグナルプロセッサのエミュレート用チップInfo
- Publication number
- JPH04257932A JPH04257932A JP3020004A JP2000491A JPH04257932A JP H04257932 A JPH04257932 A JP H04257932A JP 3020004 A JP3020004 A JP 3020004A JP 2000491 A JP2000491 A JP 2000491A JP H04257932 A JPH04257932 A JP H04257932A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- control system
- address
- chip
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000012546 transfer Methods 0.000 abstract description 6
- 238000012545 processing Methods 0.000 abstract description 4
- 238000012544 monitoring process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルシグナルプ
ロセッサのエミュレート用チップ（以下エバチップと称
す）のブレイク機能に関するものである。
ロセッサのエミュレート用チップ（以下エバチップと称
す）のブレイク機能に関するものである。
【０００２】
【従来の技術】ディジタルシグナルプロセッサのエバチ
ップのブレイク機能とは、任意のアドレスでプログラム
の実行を停止させ、プログラムのデバックを容易に行う
ことを可能にするものである。図３は、従来のエバチッ
プ（点線内）を含めた装置の一構成例を示すブロック図
であり、プロセッサコアとして演算部１ａ、制御部１ｂ
、また４相クロック作成部１ｃ、クロック制御回路１ｄ
、データバスモニター回路１ｅ、ステップ実行用制御回
路１ｆ、そしてエバチップ外部にアドレス一致検出回路
１ｇ、命令用ＲＡＭ１ｈより構成される。
ップのブレイク機能とは、任意のアドレスでプログラム
の実行を停止させ、プログラムのデバックを容易に行う
ことを可能にするものである。図３は、従来のエバチッ
プ（点線内）を含めた装置の一構成例を示すブロック図
であり、プロセッサコアとして演算部１ａ、制御部１ｂ
、また４相クロック作成部１ｃ、クロック制御回路１ｄ
、データバスモニター回路１ｅ、ステップ実行用制御回
路１ｆ、そしてエバチップ外部にアドレス一致検出回路
１ｇ、命令用ＲＡＭ１ｈより構成される。
【０００３】以下図３、図４のタイミングチャートを用
い詳細に説明する。図３のアドレス一致検出回路１ｇで
、指定した設定アドレス１５とエバチップより出力され
るアドレス１６との一致を検出すると、エバチップ内の
クロック制御回路１ｄにブレイク信号１０が供給され、
図４の２１のタイミングで内部４相クロック１１〜１４
がすべて停止する。これによりアドレス１６、命令用Ｒ
ＡＭ出力１７はｎ＋１命令のデータが、ブレイク信号１
０が解除されるまで保持されるためブレイクが実行され
ないのと同様の処理が続いて実行できる。
い詳細に説明する。図３のアドレス一致検出回路１ｇで
、指定した設定アドレス１５とエバチップより出力され
るアドレス１６との一致を検出すると、エバチップ内の
クロック制御回路１ｄにブレイク信号１０が供給され、
図４の２１のタイミングで内部４相クロック１１〜１４
がすべて停止する。これによりアドレス１６、命令用Ｒ
ＡＭ出力１７はｎ＋１命令のデータが、ブレイク信号１
０が解除されるまで保持されるためブレイクが実行され
ないのと同様の処理が続いて実行できる。
【０００４】また、ブレイク時にレジスタ１，２，３の
データをモニターする場合は、ステップ実行命令１８に
レジスタ−データバス間の転送命令を入力し、図４の２
２のタイミングで１サイクルステップ実行を行うことで
データバスにレジスタのデータを転送する。このときレ
ジスタの内容はｎ命令実行後の出力Ｒ（ｎ）２３となる
。このデータバスに出力されたデータＢｕｓ（ｎ）２４
をデータバスモニター回路により外部に出力させること
でレジスタのデータのモニターが可能になる。
データをモニターする場合は、ステップ実行命令１８に
レジスタ−データバス間の転送命令を入力し、図４の２
２のタイミングで１サイクルステップ実行を行うことで
データバスにレジスタのデータを転送する。このときレ
ジスタの内容はｎ命令実行後の出力Ｒ（ｎ）２３となる
。このデータバスに出力されたデータＢｕｓ（ｎ）２４
をデータバスモニター回路により外部に出力させること
でレジスタのデータのモニターが可能になる。
【０００５】
【発明が解決しようとする課題】しかし、内部クロック
が停止すると各種レジスタの値は保持されるが、それを
モニターするためにはステップ実行を行わなければなら
ない。従って図３のようなステップ実行用制御回路１ｆ
およびクロック制御回路１ｄが必要となり、回路構成も
複雑となる。また、ステップ実行機能を必要としないも
のに関しては、上記のようなモニターは容易には行えな
いと云う問題点があった。
が停止すると各種レジスタの値は保持されるが、それを
モニターするためにはステップ実行を行わなければなら
ない。従って図３のようなステップ実行用制御回路１ｆ
およびクロック制御回路１ｄが必要となり、回路構成も
複雑となる。また、ステップ実行機能を必要としないも
のに関しては、上記のようなモニターは容易には行えな
いと云う問題点があった。
【０００６】
【課題を解決するための手段】前述の問題点を解決する
ため、本発明ではディジタルシグナルプロセッサのエミ
ュレートに用いるエバチップの内部４相クロックを制御
系クロックと演算系クロックに分離し、それぞれをクロ
ック停止信号により独立に制御する回路と、各種レジス
タの状態をデータバスを介してモニターする回路を設け
たものである。また、レジスタの選択は制御系クロック
停止後に入力するシステム命令により決定されるように
する。
ため、本発明ではディジタルシグナルプロセッサのエミ
ュレートに用いるエバチップの内部４相クロックを制御
系クロックと演算系クロックに分離し、それぞれをクロ
ック停止信号により独立に制御する回路と、各種レジス
タの状態をデータバスを介してモニターする回路を設け
たものである。また、レジスタの選択は制御系クロック
停止後に入力するシステム命令により決定されるように
する。
【０００７】
【作用】前述したように本発明では、内部クロックを演
算系、制御系とに分け独立に制御するようにしたので、
アドレス一致検出回路によりアドレスの一致を検出する
と、制御系、演算系の順に内部クロックを停止させるこ
とができ、制御系クロック停止後、１サイクル分だけ演
算処理が実行可能になる。そこでシステム命令に各種レ
ジスタのバス転送命令を記述しておくことで、各種レジ
スタのモニターがバスモニター回路のみで行える。
算系、制御系とに分け独立に制御するようにしたので、
アドレス一致検出回路によりアドレスの一致を検出する
と、制御系、演算系の順に内部クロックを停止させるこ
とができ、制御系クロック停止後、１サイクル分だけ演
算処理が実行可能になる。そこでシステム命令に各種レ
ジスタのバス転送命令を記述しておくことで、各種レジ
スタのモニターがバスモニター回路のみで行える。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明によるエバチップを含めた装置の
１構成例のブロック図である。また、図２はそのタイミ
ングチャートである。本実施例は、内部４相クロックを
制御系クロックと演算系クロックとに分離するＡＮＤゲ
ート３ａ、３ｂ、データバスをモニターする回路３ｃ、
プロセッサコア演算系３ｄ、制御系３ｅ、システムクロ
ックより内部４相クロックを出力するクロック作成部３
ｆ、そしてエバチップ外部に外部命令ＲＡＭ３ｇ、シス
テム命令ＲＡＭ３ｈ、アドレス一致検出回路３ｉより構
成される。
する。図１は、本発明によるエバチップを含めた装置の
１構成例のブロック図である。また、図２はそのタイミ
ングチャートである。本実施例は、内部４相クロックを
制御系クロックと演算系クロックとに分離するＡＮＤゲ
ート３ａ、３ｂ、データバスをモニターする回路３ｃ、
プロセッサコア演算系３ｄ、制御系３ｅ、システムクロ
ックより内部４相クロックを出力するクロック作成部３
ｆ、そしてエバチップ外部に外部命令ＲＡＭ３ｇ、シス
テム命令ＲＡＭ３ｈ、アドレス一致検出回路３ｉより構
成される。
【０００９】本実施例は、アドレス一致検出回路３ｉで
指定した設定アドレス３１とエバチップより出力される
アドレス３２とのアドレス一致を検出したときのみ、エ
バチップに制御系ブレイク信号３３が図２の４０のタイ
ミング（４相クロックの４４の立上り）で入力される。 そこでまず制御系ブレイク信号３３により制御系４相ク
ロック４１〜４４が停止する。これと同時にシステム命
令ＲＡＭ３ｈよりシステム命令３４が出力される。この
システム命令には、転送命令が格納されており、どのレ
ジスタのデータをデータバスに転送するのかを定義して
いる。この命令が演算系４相クロックにより実行されデ
ータの転送が実行される。また、アドレス３２、外部命
令ＲＡＭ出力３５はｎ＋１命令の状態が保持される。次
に４相クロックの１サイクル後演算系ブレイク信号３６
により演算系４相クロック４５〜４８が停止する。それ
によってシステム命令によって転送されたレジスタのデ
ータＲ（ｎ）３７（図２）がデータバス出力３８として
両ブレイク信号が解除されるまで保持される。このデー
タＲ（ｎ）をバスモニタ回路３ｃを用い外部に出力する
。これは、従来技術のステップ実行後のレジスタのモニ
ターと同等の結果が得られる。そして、制御系、演算系
ブレイク信号３３、３６が解除されるとｎ＋１命令より
順次プログラムが続いて実行される。
指定した設定アドレス３１とエバチップより出力される
アドレス３２とのアドレス一致を検出したときのみ、エ
バチップに制御系ブレイク信号３３が図２の４０のタイ
ミング（４相クロックの４４の立上り）で入力される。 そこでまず制御系ブレイク信号３３により制御系４相ク
ロック４１〜４４が停止する。これと同時にシステム命
令ＲＡＭ３ｈよりシステム命令３４が出力される。この
システム命令には、転送命令が格納されており、どのレ
ジスタのデータをデータバスに転送するのかを定義して
いる。この命令が演算系４相クロックにより実行されデ
ータの転送が実行される。また、アドレス３２、外部命
令ＲＡＭ出力３５はｎ＋１命令の状態が保持される。次
に４相クロックの１サイクル後演算系ブレイク信号３６
により演算系４相クロック４５〜４８が停止する。それ
によってシステム命令によって転送されたレジスタのデ
ータＲ（ｎ）３７（図２）がデータバス出力３８として
両ブレイク信号が解除されるまで保持される。このデー
タＲ（ｎ）をバスモニタ回路３ｃを用い外部に出力する
。これは、従来技術のステップ実行後のレジスタのモニ
ターと同等の結果が得られる。そして、制御系、演算系
ブレイク信号３３、３６が解除されるとｎ＋１命令より
順次プログラムが続いて実行される。
【００１０】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、内部クロックを演算系、制御系とに分け独立に
制御するようにしたので、アドレス一致検出回路により
一致を検出すると、制御系、演算系の順に内部クロック
を停止させることで、制御系クロック停止後、１サイク
ル分だけ演算処理が実行可能になる。そこでシステム命
令に各種レジスタのバス転送命令を記述しておくことで
、各種レジスタのモニターがバスモニター回路のみで行
える。また、内部クロックの分離もＡＮＤゲートのみで
構成でき、従来のクロック制御回路も不要となる。従っ
て、回路規模の縮小化も期待でき、プログラムのデバッ
クも容易に行える。
よれば、内部クロックを演算系、制御系とに分け独立に
制御するようにしたので、アドレス一致検出回路により
一致を検出すると、制御系、演算系の順に内部クロック
を停止させることで、制御系クロック停止後、１サイク
ル分だけ演算処理が実行可能になる。そこでシステム命
令に各種レジスタのバス転送命令を記述しておくことで
、各種レジスタのモニターがバスモニター回路のみで行
える。また、内部クロックの分離もＡＮＤゲートのみで
構成でき、従来のクロック制御回路も不要となる。従っ
て、回路規模の縮小化も期待でき、プログラムのデバッ
クも容易に行える。
【図１】本発明の実施例のブロック図
【図２】本発明の実施例のタイミングチャート
【図３】
従来例のブロック図
従来例のブロック図
【図４】従来例のタイミングチャート
３ａ〜３ｂ ＡＮＤゲート
３ｃ データバスモニター回路
３ｄ プロセッサ演算部
３ｅ プロセッサ制御部
３ｆ クロック作成部
３ｇ 外部命令ＲＡＭ
３ｈ システム命令ＲＡＭ
３ｉ アドレス一致検出回路
Claims (1)
- 【請求項１】 ディジタルシグナルプロセッサのエミ
ュレート用チップの回路として、内部４相クロックを制
御系クロックと演算系クロックとに分離して、それぞれ
独立に制御出来るようにし、アドレス一致検出回路で設
定アドレスと前記エミュレート用チップから出力される
アドレスとの一致を検出した情報により、前記制御系、
演算系の順に内部クロックを停止させるようにしたこと
を特徴とするディジタルシグナルプロセッサのエミュレ
ート用チップ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020004A JPH04257932A (ja) | 1991-02-13 | 1991-02-13 | ディジタルシグナルプロセッサのエミュレート用チップ |
| US08/297,684 US5557762A (en) | 1991-02-13 | 1994-08-29 | Digital signal processor evaluation chip and debug method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020004A JPH04257932A (ja) | 1991-02-13 | 1991-02-13 | ディジタルシグナルプロセッサのエミュレート用チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257932A true JPH04257932A (ja) | 1992-09-14 |
Family
ID=12014994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020004A Pending JPH04257932A (ja) | 1991-02-13 | 1991-02-13 | ディジタルシグナルプロセッサのエミュレート用チップ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5557762A (ja) |
| JP (1) | JPH04257932A (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996038789A2 (en) * | 1995-06-01 | 1996-12-05 | Hal Computer Systems, Inc. | Programmable instruction trap system and method |
| JP3565987B2 (ja) * | 1996-05-28 | 2004-09-15 | 株式会社ルネサステクノロジ | エミュレータ装置 |
| US6502138B2 (en) * | 1998-09-25 | 2002-12-31 | Intel Corporation | Modem with code execution adapted to symbol rate |
| US6711205B1 (en) | 1998-09-25 | 2004-03-23 | Intel Corporation | Tone detector for use in a modem |
| US6490628B2 (en) * | 1998-09-25 | 2002-12-03 | Intel Corporation | Modem using a digital signal processor and a signal based command set |
| US6625208B2 (en) * | 1998-09-25 | 2003-09-23 | Intel Corporation | Modem using batch processing of signal samples |
| US6711206B1 (en) | 1998-09-25 | 2004-03-23 | Intel Corporation | Modem using a digital signal processor and separate transmit and receive sequencers |
| US6374312B1 (en) * | 1998-09-25 | 2002-04-16 | Intel Corporation | System for dedicating a host processor to running one of a plurality of modem programs and dedicating a DSP to running another one of the modem programs |
| US6661848B1 (en) * | 1998-09-25 | 2003-12-09 | Intel Corporation | Integrated audio and modem device |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US6950954B1 (en) * | 2000-10-26 | 2005-09-27 | Cypress Semiconductor Corporation | Method and circuit for synchronizing a write operation between an on-chip microprocessor and an on-chip programmable analog device operating at different frequencies |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| JP3980901B2 (ja) * | 2002-02-12 | 2007-09-26 | 沖電気工業株式会社 | デジタル信号処理装置 |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US8082531B2 (en) | 2004-08-13 | 2011-12-20 | Cypress Semiconductor Corporation | Method and an apparatus to design a processing system using a graphical user interface |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US7590912B2 (en) * | 2005-05-16 | 2009-09-15 | Texas Instruments Incorporated | Using a chip as a simulation engine |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| CN102253875B (zh) * | 2011-07-25 | 2014-02-19 | 中国人民解放军国防科学技术大学 | 基于PicoBlaze嵌入式软核处理器的FPGA逻辑模块调试与数据采集方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4290133A (en) * | 1977-10-25 | 1981-09-15 | Digital Equipment Corporation | System timing means for data processing system |
| JPS54127247A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Microprogram controller |
| JPS59146352A (ja) * | 1983-02-09 | 1984-08-22 | Nec Corp | シングル・チップ・マイクロコンピュータ |
-
1991
- 1991-02-13 JP JP3020004A patent/JPH04257932A/ja active Pending
-
1994
- 1994-08-29 US US08/297,684 patent/US5557762A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5557762A (en) | 1996-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04257932A (ja) | ディジタルシグナルプロセッサのエミュレート用チップ | |
| JPS61229133A (ja) | シングルチツプマイクロコンピユ−タ用エミユレ−タ | |
| JPH04323755A (ja) | Ｄｍａ装置 | |
| JPH05313946A (ja) | マルチプロセッサシステムのデバグ支援装置 | |
| JPS60233739A (ja) | クロツク制御装置 | |
| JPS6033654A (ja) | マイクロプロセツサ間デ−タ転送方式 | |
| JPH01137339A (ja) | マイクロプロセッサ | |
| JPH0241781B2 (ja) | ||
| JP2778066B2 (ja) | キャプチャ機構を有するマイクロプロセッサ | |
| JP2557785Y2 (ja) | シングルチップマイクロコンピュータ | |
| JPS62147558A (ja) | シ−ケンサ | |
| JP3001526B1 (ja) | 割り込み処理回路及び割り込みデバッグ方法 | |
| JPH06131209A (ja) | 擬似エラー発生方式 | |
| JPS63155330A (ja) | マイクロプログラム制御装置 | |
| JPS61245242A (ja) | 割り込み入力回路 | |
| JPH04148243A (ja) | データトレース方式 | |
| JPH04148244A (ja) | ソフトウェア評価装置 | |
| JPH01137340A (ja) | マイクロコンピュータ | |
| JPH03156647A (ja) | ウォッチドッグタイマ | |
| JPH01274255A (ja) | データ処理装置 | |
| JPH02144733A (ja) | インサーキットエミュレータ | |
| JPH05181696A (ja) | マイクロコンピュータシステム | |
| JPH1196019A (ja) | 割り込み制御方法 | |
| JPH04170687A (ja) | マイクロコンピュータ | |
| JPH0748192B2 (ja) | 記憶装置 |