JP3001526B1 - 割り込み処理回路及び割り込みデバッグ方法 - Google Patents
割り込み処理回路及び割り込みデバッグ方法Info
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- JP3001526B1 JP3001526B1 JP10262793A JP26279398A JP3001526B1 JP 3001526 B1 JP3001526 B1 JP 3001526B1 JP 10262793 A JP10262793 A JP 10262793A JP 26279398 A JP26279398 A JP 26279398A JP 3001526 B1 JP3001526 B1 JP 3001526B1
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Abstract
【要約】
【課題】 プログラムの割り込み処理を実行してデバッ
グを行うに際し、開発期間を短縮するとともに、プログ
ラムの変更を必要としないこと。 【解決手段】 外部及び内蔵Ｉ／Ｏからの割り込み要求
を受け付ける割り込み入力回路１０と、割り込み要求を
選択する割り込み選択回路１１と、その割り込み要求
と、割り込み発生回路１５からの割り込み要求とを選択
するセレクタ１２と、セレクタ１２で選択した割り込み
要求に基づいて割り込み処理を行う割り込み制御回路１
３と、割り込み制御回路１３の出力からハンドラアドレ
スを生成してＣＰＵへ通知するハンドラアドレス生成回
路１８と、割り込み発生の有無、条件などの設定を行う
各種レジスタ１６，１７，１９とを備える。割り込み処
理回路の内部で疑似的な割り込みを発生し、この擬似的
な割り込みによって当該割り込み処理を含むプログラム
のデバッグが実現できる。
グを行うに際し、開発期間を短縮するとともに、プログ
ラムの変更を必要としないこと。 【解決手段】 外部及び内蔵Ｉ／Ｏからの割り込み要求
を受け付ける割り込み入力回路１０と、割り込み要求を
選択する割り込み選択回路１１と、その割り込み要求
と、割り込み発生回路１５からの割り込み要求とを選択
するセレクタ１２と、セレクタ１２で選択した割り込み
要求に基づいて割り込み処理を行う割り込み制御回路１
３と、割り込み制御回路１３の出力からハンドラアドレ
スを生成してＣＰＵへ通知するハンドラアドレス生成回
路１８と、割り込み発生の有無、条件などの設定を行う
各種レジスタ１６，１７，１９とを備える。割り込み処
理回路の内部で疑似的な割り込みを発生し、この擬似的
な割り込みによって当該割り込み処理を含むプログラム
のデバッグが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに設けられる割り込み処理回路に関し、特に割り込み
処理におけるデバッグを可能とした割り込み処理回路と
割り込みデバッグ方法に関する。
タに設けられる割り込み処理回路に関し、特に割り込み
処理におけるデバッグを可能とした割り込み処理回路と
割り込みデバッグ方法に関する。
【０００２】
【従来の技術】マイクロコンピュータにおいては、使用
するプログラムのデバッグとして、当該プログラムに含
まれる割り込み処理のデバッグを行うことが要求され
る。特に、近年のマイクロコンピュータの性能、機能向
上はめざましく、割り込み要因の増加／多様化が進んで
いる。この割り込み要因としては、外部からの割り込み
要求（ＩＮＴ入力）、内蔵Ｉ／Ｏからの割り込み要求、
専用命令実行による例外処理などがある。そのため、マ
イクロコンピュータにプログラムを組み込む際には、割
り込み処理がキーアイテムとなり、システムの高性能
化、高機能化や開発ＴＡＴ（応答時間）の短縮が要求さ
れる現状における開発期間増大の一因となっていた。
するプログラムのデバッグとして、当該プログラムに含
まれる割り込み処理のデバッグを行うことが要求され
る。特に、近年のマイクロコンピュータの性能、機能向
上はめざましく、割り込み要因の増加／多様化が進んで
いる。この割り込み要因としては、外部からの割り込み
要求（ＩＮＴ入力）、内蔵Ｉ／Ｏからの割り込み要求、
専用命令実行による例外処理などがある。そのため、マ
イクロコンピュータにプログラムを組み込む際には、割
り込み処理がキーアイテムとなり、システムの高性能
化、高機能化や開発ＴＡＴ（応答時間）の短縮が要求さ
れる現状における開発期間増大の一因となっていた。
【０００３】従来のこの種の割り込み処理のデバッグを
行うためのデバッグ回路とそのデバッグ方法について説
明する。図７は従来のデバッグ回路のブロック図であ
り、外部および内蔵Ｉ／Ｏからの割り込み要求を受け付
ける割り込み入力回路１０と、前記割り込み入力回路１
０からの出力を選択する割り込み選択回路１１と、前記
割り込み選択回路１１からの出力から割り込み処理を行
う割り込み制御回路１３と、前記割り込み制御回路１３
からの出力から図外のＣＰＵに対する割り込み制御を行
う割り込み要求回路１４と、前記割り込み制御回路１３
からの出力からハンドラアドレスを生成して前記ＣＰＵ
へ通知するハンドラアドレス生成回路１８と、割り込み
の条件などの設定を行うマスクレジスタ１６と、制御レ
ジスタ１７から構成されている。
行うためのデバッグ回路とそのデバッグ方法について説
明する。図７は従来のデバッグ回路のブロック図であ
り、外部および内蔵Ｉ／Ｏからの割り込み要求を受け付
ける割り込み入力回路１０と、前記割り込み入力回路１
０からの出力を選択する割り込み選択回路１１と、前記
割り込み選択回路１１からの出力から割り込み処理を行
う割り込み制御回路１３と、前記割り込み制御回路１３
からの出力から図外のＣＰＵに対する割り込み制御を行
う割り込み要求回路１４と、前記割り込み制御回路１３
からの出力からハンドラアドレスを生成して前記ＣＰＵ
へ通知するハンドラアドレス生成回路１８と、割り込み
の条件などの設定を行うマスクレジスタ１６と、制御レ
ジスタ１７から構成されている。
【０００４】このようなデバッグ回路を備えるマイクロ
コンピュータにおける、外部からの割り込み要求（ＩＮ
Ｔ０）に対応した割り込み処理に関するプログラムのデ
バッグを行う場合の動作について説明する。図８を参照
すると、最初に、メインルーチンの初期化作業を行う。
具体的には、制御レジスタ１７で割り込みレベル、サン
プリングなどの割り込み条件の設定を行う。次に、外部
からの割り込み要求ＩＮＴ０信号が割り込み入力回路１
０に入力されると、割り込み入力回路１０は前記ＩＮＴ
０信号を割り込み要求として受け付け、割り込み選択回
路１１に出力する。前記割り込み選択回路１１は前記Ｉ
ＮＴ０信号が入力されると、レベル０の割り込み要求と
して、割り込み制御回路１３に出力する。前記割り込み
制御回路１３は、他の割り込み入力やマスクレジスタ１
６の状態から有効な割り込み入力の選択を行う。そし
て、前記割り込み制御回路１３がレベル０の割り込みを
受け付けると、有効な割り込み入力があることを割り込
み要求回路１４に通知する。
コンピュータにおける、外部からの割り込み要求（ＩＮ
Ｔ０）に対応した割り込み処理に関するプログラムのデ
バッグを行う場合の動作について説明する。図８を参照
すると、最初に、メインルーチンの初期化作業を行う。
具体的には、制御レジスタ１７で割り込みレベル、サン
プリングなどの割り込み条件の設定を行う。次に、外部
からの割り込み要求ＩＮＴ０信号が割り込み入力回路１
０に入力されると、割り込み入力回路１０は前記ＩＮＴ
０信号を割り込み要求として受け付け、割り込み選択回
路１１に出力する。前記割り込み選択回路１１は前記Ｉ
ＮＴ０信号が入力されると、レベル０の割り込み要求と
して、割り込み制御回路１３に出力する。前記割り込み
制御回路１３は、他の割り込み入力やマスクレジスタ１
６の状態から有効な割り込み入力の選択を行う。そし
て、前記割り込み制御回路１３がレベル０の割り込みを
受け付けると、有効な割り込み入力があることを割り込
み要求回路１４に通知する。
【０００５】割り込み要求回路１４は、その入力がアク
ティブになると、ＣＰＵに対する割り込み要求信号ＩＮ
ＴＲＱ信号を出力する。また、前記割り込み要求回路１
４は、ＣＰＵからの割り込み許可信号ＩＮＴＡＫ信号が
アクティブになると、レベル０に対する割り込みが許可
されたことを割り込み制御回路１３に通知して、実際の
割り込み処理を開始させる。具体的には、前記割り込み
制御回路１３がハンドラアドレス生成回路１８にレベル
０の割り込みが選択されたことを通知して、ハンドラテ
ーブル上にハンドラアドレス（１００００Ｈ：ＩＮＴ
０）を生成させ、ＣＰＵに出力させる。ＣＰＵは、前記
ハンドラアドレスが入力されると、メインルーチンの処
理を中断して前記ハンドラアドレスからの命令の実行を
開始し、すなわち割り込み処理を実行し、当該割り込み
処理のデバッグを実行する。一連の割り込み処理が終了
すると、メインルーチンに復帰して、割り込み前の処理
を再開する。
ティブになると、ＣＰＵに対する割り込み要求信号ＩＮ
ＴＲＱ信号を出力する。また、前記割り込み要求回路１
４は、ＣＰＵからの割り込み許可信号ＩＮＴＡＫ信号が
アクティブになると、レベル０に対する割り込みが許可
されたことを割り込み制御回路１３に通知して、実際の
割り込み処理を開始させる。具体的には、前記割り込み
制御回路１３がハンドラアドレス生成回路１８にレベル
０の割り込みが選択されたことを通知して、ハンドラテ
ーブル上にハンドラアドレス（１００００Ｈ：ＩＮＴ
０）を生成させ、ＣＰＵに出力させる。ＣＰＵは、前記
ハンドラアドレスが入力されると、メインルーチンの処
理を中断して前記ハンドラアドレスからの命令の実行を
開始し、すなわち割り込み処理を実行し、当該割り込み
処理のデバッグを実行する。一連の割り込み処理が終了
すると、メインルーチンに復帰して、割り込み前の処理
を再開する。
【０００６】以上のように、割り込み処理に関するプロ
グラムのデバッグは外部割り込み入力よる方法が一般的
であるが、図９に示すような専用命令（Ｔｒａｐ命令）
の実行よる例外処理（ソフト割り込み）でも実現可能で
ある。この専用命令による疑似割り込みの動作は次のと
おりである。メイン・ルーチンの中に直接Ｔｒａｐ命令
を記述しておき、前記命令の実行による例外処理を疑似
割り込みとして処理することにより、プログラムのデバ
ッグを行う。具体的には、メインルーチンでＴｒａｐ命
令が実行されると、ＣＰＵは例外が発生したことを認識
して、メインルーチンの処理を中断し、ハンドラテーブ
ル上のハンドラアドレス（１１０００Ｈ）からの例外処
理を開始する。ここで、例外処理のプログラム中に外部
割り込みＩＮＴ０の割り込み処理の開始番地への分岐命
令を記述しておくことで、あたかもＩＮＴ０の外部割り
込みが入力されたような処理を行うことが可能となる。
一連の例外処理、割り込み処理が終了すると、メインル
ーチンに復帰して処理を再開する。これにより、ＩＮＴ
０の外部割り込みが実際に入力されなくても、専用命令
実行による例外処理（疑似割り込み）でプログラムのデ
バッグが可能となる。なお、このような手法によるデバ
ッグを行う技術として、特開平１−１５９７４３号公報
に記載の技術がある。
グラムのデバッグは外部割り込み入力よる方法が一般的
であるが、図９に示すような専用命令（Ｔｒａｐ命令）
の実行よる例外処理（ソフト割り込み）でも実現可能で
ある。この専用命令による疑似割り込みの動作は次のと
おりである。メイン・ルーチンの中に直接Ｔｒａｐ命令
を記述しておき、前記命令の実行による例外処理を疑似
割り込みとして処理することにより、プログラムのデバ
ッグを行う。具体的には、メインルーチンでＴｒａｐ命
令が実行されると、ＣＰＵは例外が発生したことを認識
して、メインルーチンの処理を中断し、ハンドラテーブ
ル上のハンドラアドレス（１１０００Ｈ）からの例外処
理を開始する。ここで、例外処理のプログラム中に外部
割り込みＩＮＴ０の割り込み処理の開始番地への分岐命
令を記述しておくことで、あたかもＩＮＴ０の外部割り
込みが入力されたような処理を行うことが可能となる。
一連の例外処理、割り込み処理が終了すると、メインル
ーチンに復帰して処理を再開する。これにより、ＩＮＴ
０の外部割り込みが実際に入力されなくても、専用命令
実行による例外処理（疑似割り込み）でプログラムのデ
バッグが可能となる。なお、このような手法によるデバ
ッグを行う技術として、特開平１−１５９７４３号公報
に記載の技術がある。
【０００７】
【発明が解決しようとする課題】以上、説明した従来の
デバッグ回路及びデバッグ方法において、前者の技術で
は、外部からの割り込み入力（ＩＮＴ０）が必要とされ
るため、図１０（ａ）に示すようなターゲットボードを
開発し、実際のシステム仕様に対応した割り込み要求を
外部回路で生成し、マイクロコンピュータに入力する構
成がとられていた。また、図１０（ｂ）に示すようなマ
イクロコンピュータシステム（汎用ボード＋拡張ボー
ド）のように、マイクロコンピュータ、汎用回路、拡張
バスなどで構成された汎用ボードと、システム仕様に対
応した拡張ボードを開発し、相互接続することで、マイ
クロコンピュータに対する割り込み要求の通知を行って
いた。このため、従来の方法における第１の問題点とし
て、ターゲットボード入手時期までプログラムのデバッ
グを行うことができないという問題が生じる。また、汎
用ボードを使用した場合でも、追加の拡張ボードの開発
で、工数増、費用増となってしまうという問題も生じ
る。
デバッグ回路及びデバッグ方法において、前者の技術で
は、外部からの割り込み入力（ＩＮＴ０）が必要とされ
るため、図１０（ａ）に示すようなターゲットボードを
開発し、実際のシステム仕様に対応した割り込み要求を
外部回路で生成し、マイクロコンピュータに入力する構
成がとられていた。また、図１０（ｂ）に示すようなマ
イクロコンピュータシステム（汎用ボード＋拡張ボー
ド）のように、マイクロコンピュータ、汎用回路、拡張
バスなどで構成された汎用ボードと、システム仕様に対
応した拡張ボードを開発し、相互接続することで、マイ
クロコンピュータに対する割り込み要求の通知を行って
いた。このため、従来の方法における第１の問題点とし
て、ターゲットボード入手時期までプログラムのデバッ
グを行うことができないという問題が生じる。また、汎
用ボードを使用した場合でも、追加の拡張ボードの開発
で、工数増、費用増となってしまうという問題も生じ
る。
【０００８】また、後者の技術では、第２の問題点とし
て、プログラム変更工数の増大という問題と、デバッグ
環境が実際の動作環境と異なるという問題が生じる。そ
の理由は、専用命令を使用した従来の方法では、プログ
ラム中に専用命令を記述しなければならず、また、割り
込み処理の多重化が必要になるなどプログラムが煩雑に
なってしまうことである。また、専用命令の実行による
デバッグでは、マイクロコンピュータのＣＰＵの命令実
行とは非同期で発生する割り込み本来の事象を実現する
ことができないため、時系列的なデバッグを行うことが
できないからである。
て、プログラム変更工数の増大という問題と、デバッグ
環境が実際の動作環境と異なるという問題が生じる。そ
の理由は、専用命令を使用した従来の方法では、プログ
ラム中に専用命令を記述しなければならず、また、割り
込み処理の多重化が必要になるなどプログラムが煩雑に
なってしまうことである。また、専用命令の実行による
デバッグでは、マイクロコンピュータのＣＰＵの命令実
行とは非同期で発生する割り込み本来の事象を実現する
ことができないため、時系列的なデバッグを行うことが
できないからである。
【０００９】本発明の目的は、以上の問題点を解決し
て、開発期間を短縮するとともに、プログラムの変更を
必要としない割り込み処理回路と割り込みデバッグ方法
を提供するものである。
て、開発期間を短縮するとともに、プログラムの変更を
必要としない割り込み処理回路と割り込みデバッグ方法
を提供するものである。
【００１０】
【課題を解決するための手段】本発明は割り込み要求を
受けて、当該割り込みアドレスを生成し、生成したアド
レスの割り込み処理を実行するマイクロコンピュータの
割り込み処理回路において、前記マイクロコンピュータ
のクロック信号に基づいて立ち上がり又は立ち下がりタ
イミングが異なる複数の信号を生成し、これら複数の信
号から選択して擬似的な割り込み要求を出力する割り込
み発生回路を備えており、この擬似的な割り込み要求に
基づいて前記割り込み処理を実行することを特徴として
いる。例えば、本発明の割り込み処理回路の具体的な形
態としては、外部及び内蔵Ｉ／Ｏからの割り込み要求を
受け付ける割り込み入力回路と、前記割り込み入力回路
からの割り込み要求を選択する割り込み選択回路と、前
記割り込み選択回路からの割り込み要求と、前記割り込
み発生回路からの割り込み要求とを選択するセレクタ
と、前記セレクタで選択した割り込み要求に基づいて割
り込み処理を行う割り込み制御回路と、前記割り込み制
御回路の出力によりＣＰＵに対する割り込み制御を行う
割り込み要求回路と、前記割り込み要求回路の出力から
ハンドラアドレスを生成して前記ＣＰＵへ通知するハン
ドラアドレス生成回路と、割り込み発生の有無、条件な
どの設定を行う各種レジスタとを備える構成とする。
受けて、当該割り込みアドレスを生成し、生成したアド
レスの割り込み処理を実行するマイクロコンピュータの
割り込み処理回路において、前記マイクロコンピュータ
のクロック信号に基づいて立ち上がり又は立ち下がりタ
イミングが異なる複数の信号を生成し、これら複数の信
号から選択して擬似的な割り込み要求を出力する割り込
み発生回路を備えており、この擬似的な割り込み要求に
基づいて前記割り込み処理を実行することを特徴として
いる。例えば、本発明の割り込み処理回路の具体的な形
態としては、外部及び内蔵Ｉ／Ｏからの割り込み要求を
受け付ける割り込み入力回路と、前記割り込み入力回路
からの割り込み要求を選択する割り込み選択回路と、前
記割り込み選択回路からの割り込み要求と、前記割り込
み発生回路からの割り込み要求とを選択するセレクタ
と、前記セレクタで選択した割り込み要求に基づいて割
り込み処理を行う割り込み制御回路と、前記割り込み制
御回路の出力によりＣＰＵに対する割り込み制御を行う
割り込み要求回路と、前記割り込み要求回路の出力から
ハンドラアドレスを生成して前記ＣＰＵへ通知するハン
ドラアドレス生成回路と、割り込み発生の有無、条件な
どの設定を行う各種レジスタとを備える構成とする。
【００１１】また、前記割り込み発生回路は、前記マイ
クロコンピュータのクロック信号を分周して複数の異な
る分周信号を出力する分周回路と、前記複数の異なる分
周信号から選択した分周信号を選択して出力する選択分
配回路とで構成され、前記選択分配回路において選択し
た分周信号を割り込み要求として出力する構成とする。
あるいは、前記マイクロコンピュータのクロック信号を
カウントするタイマと、前記タイマのカウント値をそれ
ぞれ異なる値と比較するための２つのコンペアレジスタ
と、前記２つのコンペアレジスタの出力をセット、リセ
ット信号とするフリップフロップと、前記タイマ、前記
２つのコンペアレジスタの各出力、及び前記フリップフ
ロップからの出力を割り込みの設定条件に合わせて、選
択、分配するための選択分配回路とを備え、前記選択分
配回路で選択した信号を割り込み要求として出力する構
成とする。
クロコンピュータのクロック信号を分周して複数の異な
る分周信号を出力する分周回路と、前記複数の異なる分
周信号から選択した分周信号を選択して出力する選択分
配回路とで構成され、前記選択分配回路において選択し
た分周信号を割り込み要求として出力する構成とする。
あるいは、前記マイクロコンピュータのクロック信号を
カウントするタイマと、前記タイマのカウント値をそれ
ぞれ異なる値と比較するための２つのコンペアレジスタ
と、前記２つのコンペアレジスタの出力をセット、リセ
ット信号とするフリップフロップと、前記タイマ、前記
２つのコンペアレジスタの各出力、及び前記フリップフ
ロップからの出力を割り込みの設定条件に合わせて、選
択、分配するための選択分配回路とを備え、前記選択分
配回路で選択した信号を割り込み要求として出力する構
成とする。
【００１２】また、本発明のデバッグ方法は、外部又は
内蔵Ｉ／Ｏからの割り込み要求を受けて、当該割り込み
アドレスを生成し、生成したアドレスの割り込み処理を
実行して当該割り込み処理を含むプログラムのデバッグ
を行うデバッグ方法において、マイクロコンピュータの
クロック信号に基づいて立ち上がり又は立ち下がりタイ
ミングが異なる複数の信号を生成し、これら複数の信号
から選択して擬似的な割り込み要求を出力し、当該擬似
的な割り込み要求に基づいて前記割り込み処理を実行す
ることを特徴とする。
内蔵Ｉ／Ｏからの割り込み要求を受けて、当該割り込み
アドレスを生成し、生成したアドレスの割り込み処理を
実行して当該割り込み処理を含むプログラムのデバッグ
を行うデバッグ方法において、マイクロコンピュータの
クロック信号に基づいて立ち上がり又は立ち下がりタイ
ミングが異なる複数の信号を生成し、これら複数の信号
から選択して擬似的な割り込み要求を出力し、当該擬似
的な割り込み要求に基づいて前記割り込み処理を実行す
ることを特徴とする。
【００１３】割り込み処理回路の内部で疑似的な割り込
みを発生することができ、この擬似的な割り込みによっ
て当該割り込み処理を含むプログラムのデバッグが実現
できるため、ターゲットボードがなくても、汎用ボード
やインサーキットエミュレータでのプログラム開発が可
能となり、そのＴＡＴを短縮できる。また、プログラム
の煩雑な書き換え作業も不要となる。
みを発生することができ、この擬似的な割り込みによっ
て当該割り込み処理を含むプログラムのデバッグが実現
できるため、ターゲットボードがなくても、汎用ボード
やインサーキットエミュレータでのプログラム開発が可
能となり、そのＴＡＴを短縮できる。また、プログラム
の煩雑な書き換え作業も不要となる。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のマ
イクロコンピュータの要部のブロック回路図であり、従
来構成と同一部分には同一符号を付してある。同図を参
照すると、外部および内蔵Ｉ／Ｏからの割り込み要求を
受け付ける割り込み入力回路１０と、前記割り込み入力
回路１０からの出力を選択する割り込み選択回路１１
と、前記割り込み選択回路１１からの出力と後述する割
り込み発生回路１５からの出力を選択するセレクタ１２
と、前記セレクタ１２からの出力から割り込み処理を行
う割り込み制御回路１３と、前記割り込み制御回路１３
からの出力から図外のＣＰＵに対する割り込み制御を行
う割り込み要求回路１４と、前記割り込み制御回路１３
からの出力からハンドラアドレスを生成し、ＣＰＵへ通
知するハンドラアドレス生成回路１８と、割り込み発生
の有無、条件などの設定を行うマスクレジスタ１６、制
御レジスタ１７、拡張レジスタ１９とから構成されてい
る。
参照して説明する。図１は本発明の第１の実施形態のマ
イクロコンピュータの要部のブロック回路図であり、従
来構成と同一部分には同一符号を付してある。同図を参
照すると、外部および内蔵Ｉ／Ｏからの割り込み要求を
受け付ける割り込み入力回路１０と、前記割り込み入力
回路１０からの出力を選択する割り込み選択回路１１
と、前記割り込み選択回路１１からの出力と後述する割
り込み発生回路１５からの出力を選択するセレクタ１２
と、前記セレクタ１２からの出力から割り込み処理を行
う割り込み制御回路１３と、前記割り込み制御回路１３
からの出力から図外のＣＰＵに対する割り込み制御を行
う割り込み要求回路１４と、前記割り込み制御回路１３
からの出力からハンドラアドレスを生成し、ＣＰＵへ通
知するハンドラアドレス生成回路１８と、割り込み発生
の有無、条件などの設定を行うマスクレジスタ１６、制
御レジスタ１７、拡張レジスタ１９とから構成されてい
る。
【００１５】ここで、本実施形態の割り込み処理回路に
おいては、前記した割り込み発生回路１５を備えている
ことが特徴であり、この割り込み発生回路は、図２
（ａ）にブロック回路を示すように、入力されるＣＬＫ
信号を任意の同一及び異なる分周比で分周してそれぞれ
立ち上り、あるいは立ち下りタイミングが異なる複数の
分周信号Ａ〜Ｈを出力する分周回路２０と、前記分周回
路２０からの複数の分周信号Ａ〜Ｈを割り込みの設定条
件に合わせて、選択、分配するための選択分配回路２１
から構成されている。前記選択分配回路２１の制御は前
記セレクタ１２の制御と同時に前記拡張レジスタ１９か
らのコントロール信号１ａで行い、また、前記分周回路
２０の制御は同じく前記拡張レジスタ１９からのコント
ロール信号１ｂで行う。
おいては、前記した割り込み発生回路１５を備えている
ことが特徴であり、この割り込み発生回路は、図２
（ａ）にブロック回路を示すように、入力されるＣＬＫ
信号を任意の同一及び異なる分周比で分周してそれぞれ
立ち上り、あるいは立ち下りタイミングが異なる複数の
分周信号Ａ〜Ｈを出力する分周回路２０と、前記分周回
路２０からの複数の分周信号Ａ〜Ｈを割り込みの設定条
件に合わせて、選択、分配するための選択分配回路２１
から構成されている。前記選択分配回路２１の制御は前
記セレクタ１２の制御と同時に前記拡張レジスタ１９か
らのコントロール信号１ａで行い、また、前記分周回路
２０の制御は同じく前記拡張レジスタ１９からのコント
ロール信号１ｂで行う。
【００１６】以上の構成のデバッグ回路のデバッグ方法
を図３を参照して説明する。ここで、外部割り込み（Ｉ
ＮＴ０信号）に関するプログラムデバッグを行う場合の
動作について説明する。最初に、図３（ａ）に示すよう
に、メインルーチンの初期化作業を行う。具体的には、
拡張レジスタ１９で割り込み発生モードの選択、割り込
みレベル、サンプリングタイミング、分周比などを設定
する。ここでは、例えば、割り込み発生モード選択とし
て割り込み発生回路１５を有効とし、割り込みレベルと
して０レベルを、サンプリングタイミングとして立ち下
がりを、分周比として分周信号Ｈとして設定を行う。こ
の設定に基づいてコントロール信号１ｂは、割り込み発
生回路１５の分周回路２０を制御し、図２（ｂ）に示す
ように分周信号Ａ〜Ｈのうちから設定された分周比の分
周信号Ｈを出力する。また、選択分配回路２１はコント
ロール信号１ｂに基づいて分周信号Ｈをレベル０の割り
込み要求として、セレクタ１２に出力する。前記セレク
タ１２は、同じくコントロール信号１ｂに基づき、前記
選択分配回路２１からの出力を選択して割り込み制御回
路１３に出力する。
を図３を参照して説明する。ここで、外部割り込み（Ｉ
ＮＴ０信号）に関するプログラムデバッグを行う場合の
動作について説明する。最初に、図３（ａ）に示すよう
に、メインルーチンの初期化作業を行う。具体的には、
拡張レジスタ１９で割り込み発生モードの選択、割り込
みレベル、サンプリングタイミング、分周比などを設定
する。ここでは、例えば、割り込み発生モード選択とし
て割り込み発生回路１５を有効とし、割り込みレベルと
して０レベルを、サンプリングタイミングとして立ち下
がりを、分周比として分周信号Ｈとして設定を行う。こ
の設定に基づいてコントロール信号１ｂは、割り込み発
生回路１５の分周回路２０を制御し、図２（ｂ）に示す
ように分周信号Ａ〜Ｈのうちから設定された分周比の分
周信号Ｈを出力する。また、選択分配回路２１はコント
ロール信号１ｂに基づいて分周信号Ｈをレベル０の割り
込み要求として、セレクタ１２に出力する。前記セレク
タ１２は、同じくコントロール信号１ｂに基づき、前記
選択分配回路２１からの出力を選択して割り込み制御回
路１３に出力する。
【００１７】前記割り込み制御回路１３は、他の割り込
み入力やマスクレジスタ１６の状態から有効な割り込み
入力の選択を行う。そして、前記割り込み制御回路１３
がレベル０の割り込みを受け付けると、有効な割り込み
入力があることを割り込み要求回路１４に通知する。割
り込み要求回路１４は、前記入力がアクティブになる
と、ＣＰＵに対する割り込み要求信号ＩＮＴＲＱ信号を
出力する。前記割り込み要求回路１４は、ＣＰＵからの
割り込み許可信号ＩＮＴＡＫ信号がアクティブになる
と、レベル０に対する割り込みが許可されたことを割り
込み制御回路１３に通知して、実際の割り込み処理を開
始させる。具体的には、前記割り込み制御回路１３がハ
ンドラアドレス生成回路１８にレベル０の割り込みが選
択されたことを通知して、ハンドラアドレス生成回路１
８は、図３（ｂ）に示すようにハンドラテーブル上にハ
ンドラアドレス（１００００Ｈ：ＩＮＴ０）を生成し、
ＣＰＵに出力する。ＣＰＵは前記ハンドラアドレスが入
力されると、メインルーチンの処理を中断して、前記ハ
ンドラアドレスからの命令の実行を開始し、すなわち割
り込み処理を実行し、当該割り込み処理のプログラムの
デバッグを実行する。一連の割り込み処理が終了する
と、メインルーチンに復帰して、処理を再開する。。以
上の動作により、ＩＮＴ０の外部割り込みが実際に入力
されなくても、プログラムのデバッグを行うことが可能
となる。
み入力やマスクレジスタ１６の状態から有効な割り込み
入力の選択を行う。そして、前記割り込み制御回路１３
がレベル０の割り込みを受け付けると、有効な割り込み
入力があることを割り込み要求回路１４に通知する。割
り込み要求回路１４は、前記入力がアクティブになる
と、ＣＰＵに対する割り込み要求信号ＩＮＴＲＱ信号を
出力する。前記割り込み要求回路１４は、ＣＰＵからの
割り込み許可信号ＩＮＴＡＫ信号がアクティブになる
と、レベル０に対する割り込みが許可されたことを割り
込み制御回路１３に通知して、実際の割り込み処理を開
始させる。具体的には、前記割り込み制御回路１３がハ
ンドラアドレス生成回路１８にレベル０の割り込みが選
択されたことを通知して、ハンドラアドレス生成回路１
８は、図３（ｂ）に示すようにハンドラテーブル上にハ
ンドラアドレス（１００００Ｈ：ＩＮＴ０）を生成し、
ＣＰＵに出力する。ＣＰＵは前記ハンドラアドレスが入
力されると、メインルーチンの処理を中断して、前記ハ
ンドラアドレスからの命令の実行を開始し、すなわち割
り込み処理を実行し、当該割り込み処理のプログラムの
デバッグを実行する。一連の割り込み処理が終了する
と、メインルーチンに復帰して、処理を再開する。。以
上の動作により、ＩＮＴ０の外部割り込みが実際に入力
されなくても、プログラムのデバッグを行うことが可能
となる。
【００１８】ここで、本発明にかかるマイクロコンピュ
ータシステムの汎用ボードのブロック構成を図４に示
す。同図を参照すると、汎用ボードは、本発明のデバッ
グ回路を搭載したマイクロコンピュータ、汎用回路、拡
張バスなどで構成されており、この汎用ボードで前記マ
イクロコンピュータのプログラムのデバッグを実行する
ことが可能である。このため、ターゲットボードを形成
しなくても擬似的な割り込みを発生して割り込み処理の
デバッグが実行可能であり、これによりシステム開発の
ＴＡＴを短縮することができる。また、従来の専用命令
によるデバッグのようなプログラムの煩雑な書き換え作
業も不要となる。さらに、ターゲットボード入手後のシ
ステムデバッグにおいても、割り込みのようなクリティ
カルな部分のプログラムデバッグが事前に終了している
ため、ハードウエア依存部分のデバッグを効率的に行う
ことができ、システムレベルでの開発期間を短縮するこ
とができる。
ータシステムの汎用ボードのブロック構成を図４に示
す。同図を参照すると、汎用ボードは、本発明のデバッ
グ回路を搭載したマイクロコンピュータ、汎用回路、拡
張バスなどで構成されており、この汎用ボードで前記マ
イクロコンピュータのプログラムのデバッグを実行する
ことが可能である。このため、ターゲットボードを形成
しなくても擬似的な割り込みを発生して割り込み処理の
デバッグが実行可能であり、これによりシステム開発の
ＴＡＴを短縮することができる。また、従来の専用命令
によるデバッグのようなプログラムの煩雑な書き換え作
業も不要となる。さらに、ターゲットボード入手後のシ
ステムデバッグにおいても、割り込みのようなクリティ
カルな部分のプログラムデバッグが事前に終了している
ため、ハードウエア依存部分のデバッグを効率的に行う
ことができ、システムレベルでの開発期間を短縮するこ
とができる。
【００１９】図５は本発明の第２の実施形態のブロック
回路図である。同図において、回路要素は第１の実施形
態と同じであるが、割り込み発生回路１５Ａの制御を拡
張レジスタ１９からのコントロール信号１ａと、内部バ
スを通して入力されるコントロール信号１ｃで行ってい
る点で相違している。また、前記割り込み発生回路１５
Ａは、図６に示すように、ＣＬＫ信号をカウントするタ
イマ３０と、前記タイマ３０のカウント値を比較するた
めの２つのコンペアレジスタ０，１で構成されるコンペ
アレジスタ対３１と、前記コンペアレジスタ０，１の出
力をそれぞれセット、リセットとしてＴＯＵＴ信号を生
成するためのフリップフロップ３２と、前記タイマ３
０、コンペアレジスタ対３１およびフリップフロップ３
２からの出力を割り込みの設定条件に合わせて、選択、
分配するための選択分配回路３３から構成されている。
そして、前記タイマ３０、コンペアレジスタ対３１は前
記コントロール信号１ｃにより制御され、前記選択分配
回路３３は第１の実施形態と同様にコントロール信号１
ａにより制御される。
回路図である。同図において、回路要素は第１の実施形
態と同じであるが、割り込み発生回路１５Ａの制御を拡
張レジスタ１９からのコントロール信号１ａと、内部バ
スを通して入力されるコントロール信号１ｃで行ってい
る点で相違している。また、前記割り込み発生回路１５
Ａは、図６に示すように、ＣＬＫ信号をカウントするタ
イマ３０と、前記タイマ３０のカウント値を比較するた
めの２つのコンペアレジスタ０，１で構成されるコンペ
アレジスタ対３１と、前記コンペアレジスタ０，１の出
力をそれぞれセット、リセットとしてＴＯＵＴ信号を生
成するためのフリップフロップ３２と、前記タイマ３
０、コンペアレジスタ対３１およびフリップフロップ３
２からの出力を割り込みの設定条件に合わせて、選択、
分配するための選択分配回路３３から構成されている。
そして、前記タイマ３０、コンペアレジスタ対３１は前
記コントロール信号１ｃにより制御され、前記選択分配
回路３３は第１の実施形態と同様にコントロール信号１
ａにより制御される。
【００２０】以上の構成の第２の実施形態の動作を、第
１の実施形態と同じ図３を参照して説明する。最初に、
図３（ａ）のように、メインルーチンの初期化作業を行
う。具体的には、制御レジスタ１７と、拡張レジスタ１
９で割り込み発生モードの選択（割り込み発生回路１５
Ａを有効）、割り込みレベル（レベル０）、サンプリン
グ（立ち下がり）などを設定する。次に、割り込み発生
間隔を設定するためのタイマ３０、コンペアレジスタ対
３１の設定を行う。前記初期化が終了すると、タイマ３
０はカウント動作を開始し、設定された任意の信号を選
択分配回路２１に出力する。また、コンペアレジスタ対
３１は、タイマ３０のカウント出力をコンペアレジスタ
０，１でそれぞれ比較し、比較結果に基づいてフリップ
フロップ３２をセット、リセットし、その出力をＴＯＵ
Ｔ信号として出力する。前記選択分配回路３３は、ＴＯ
ＵＴ信号をレベル０の割り込み要求として、セレクタ１
２に出力する。前記セレクタ１２は、選択分配回路３３
からの出力を選択して、割り込み制御回路１３に出力す
る。以降の動作は、第１の実施形態と同様である。以上
の動作により、ＩＮＴ０の外部割り込みが実際に入力さ
れなくても、第１の実施形態と同様に、プログラムの割
り込み処理におけるデバッグを行うことが可能となる。
１の実施形態と同じ図３を参照して説明する。最初に、
図３（ａ）のように、メインルーチンの初期化作業を行
う。具体的には、制御レジスタ１７と、拡張レジスタ１
９で割り込み発生モードの選択（割り込み発生回路１５
Ａを有効）、割り込みレベル（レベル０）、サンプリン
グ（立ち下がり）などを設定する。次に、割り込み発生
間隔を設定するためのタイマ３０、コンペアレジスタ対
３１の設定を行う。前記初期化が終了すると、タイマ３
０はカウント動作を開始し、設定された任意の信号を選
択分配回路２１に出力する。また、コンペアレジスタ対
３１は、タイマ３０のカウント出力をコンペアレジスタ
０，１でそれぞれ比較し、比較結果に基づいてフリップ
フロップ３２をセット、リセットし、その出力をＴＯＵ
Ｔ信号として出力する。前記選択分配回路３３は、ＴＯ
ＵＴ信号をレベル０の割り込み要求として、セレクタ１
２に出力する。前記セレクタ１２は、選択分配回路３３
からの出力を選択して、割り込み制御回路１３に出力す
る。以降の動作は、第１の実施形態と同様である。以上
の動作により、ＩＮＴ０の外部割り込みが実際に入力さ
れなくても、第１の実施形態と同様に、プログラムの割
り込み処理におけるデバッグを行うことが可能となる。
【００２１】
【発明の効果】以上説明したように本発明のマイクロコ
ンピュータ及びデバッグ方法によれば、次の作用効果を
得ることができる。第１の効果は、システム開発のＴＡ
Ｔを短縮できることである。その理由は、ターゲットボ
ードがなくても、疑似的な割り込みを発生することがで
きるため、汎用ボードやインサーキットエミュレータで
のプログラム開発が可能となるからである。また、従来
の専用命令によるデバッグのようなプログラムの煩雑な
書き換え作業も不要となる。さらに、ターゲットボード
入手後のシステムデバッグにおいても、割り込みのよう
なクリティカルな部分のプログラムデバッグが事前に終
了しているため、ハードウエア依存部分のデバッグを効
率的に行うことができ、システムレベルでの開発期間を
短縮することができる。第２の効果は、特別なハードウ
エアが不要であるということである。その理由は、プロ
グラマブルに擬似的な割り込みを発生することができる
ため、マイクロコンピュータのハードウエア（端子レベ
ル）設定のための外部回路が不要となる。また、汎用ボ
ードやインサーキットエミュレータでのプログラム開発
でも、拡張ボードを開発することなく、プログラム開発
を行うことができる。なお、マイクロコンピュータ単体
のデバイス評価に使用することで、同様、あるいは、必
要最小限のハードウエアで評価を行うことも可能とな
る。第３の効果は、本発明を実現するためのハードウエ
ア追加が非常に少ないということである。その理由は、
既存の割り込み回路と内蔵Ｉ／Ｏを組み合わせること
で、本発明を実現することができるからである。
ンピュータ及びデバッグ方法によれば、次の作用効果を
得ることができる。第１の効果は、システム開発のＴＡ
Ｔを短縮できることである。その理由は、ターゲットボ
ードがなくても、疑似的な割り込みを発生することがで
きるため、汎用ボードやインサーキットエミュレータで
のプログラム開発が可能となるからである。また、従来
の専用命令によるデバッグのようなプログラムの煩雑な
書き換え作業も不要となる。さらに、ターゲットボード
入手後のシステムデバッグにおいても、割り込みのよう
なクリティカルな部分のプログラムデバッグが事前に終
了しているため、ハードウエア依存部分のデバッグを効
率的に行うことができ、システムレベルでの開発期間を
短縮することができる。第２の効果は、特別なハードウ
エアが不要であるということである。その理由は、プロ
グラマブルに擬似的な割り込みを発生することができる
ため、マイクロコンピュータのハードウエア（端子レベ
ル）設定のための外部回路が不要となる。また、汎用ボ
ードやインサーキットエミュレータでのプログラム開発
でも、拡張ボードを開発することなく、プログラム開発
を行うことができる。なお、マイクロコンピュータ単体
のデバイス評価に使用することで、同様、あるいは、必
要最小限のハードウエアで評価を行うことも可能とな
る。第３の効果は、本発明を実現するためのハードウエ
ア追加が非常に少ないということである。その理由は、
既存の割り込み回路と内蔵Ｉ／Ｏを組み合わせること
で、本発明を実現することができるからである。
【図１】本発明の第１の実施形態のブロック回路図であ
る。
る。
【図２】図１の割り込み発生回路のブロック図とその動
作タイミング図である。
作タイミング図である。
【図３】デバッグ動作を説明するためのフローチャート
と割り込みのハンドラテーブルの構成図である。
と割り込みのハンドラテーブルの構成図である。
【図４】マイクロコンピュータシステム（汎用ボード）
のブロック図である。
のブロック図である。
【図５】第２の実施形態のブロック構成図である。
【図６】図６の割り込み発生回路のブロック図である。
【図７】従来のマイクロコンピュータの一部のブロック
回路図である。
回路図である。
【図８】従来の外部入力を使用したデバッグ動作を説明
するためのフローチャートである。
するためのフローチャートである。
【図９】従来の専用命令を使用したデバッグ動作を説明
するためのフローチャートである。
するためのフローチャートである。
【図１０】従来のマイクロコンピュータシステムのター
ゲットボードと、汎用ボード＋拡張ボードのブロック図
である。
ゲットボードと、汎用ボード＋拡張ボードのブロック図
である。
１０ 割り込み入力回路 １１ 割り込み選択回路 １２ セレクタ １３ 割り込み制御回路 １４ 割り込み要求回路 １５ 割り込み発生回路 １６ マスクレジスタ １７ 制御レジスタ １８ ハンドラアドレス生成回路 １９ 拡張レジスタ ２０ 分周回路 ２１ 選択分配回路 ３０ タイマ ３１ コンペアレジスタ対 ３２ フリップフロップ ３３ 選択分配回路
フロントページの続き (56)参考文献 特開 平２−224140（ＪＰ，Ａ) 実開 昭56−88344（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 G06F 9/46
Claims (5)
- 【請求項１】 割り込み要求を受けて、当該割り込みア
ドレスを生成し、生成したアドレスの割り込み処理を実
行するマイクロコンピュータの割り込み処理回路におい
て、前記マイクロコンピュータのクロック信号に基づい
て立ち上がり又は立ち下がりタイミングが異なる複数の
信号を生成し、これら複数の信号から選択して擬似的な
割り込み要求を出力する割り込み発生回路を備え、前記
擬似的な割り込み要求に基づいて前記割り込み処理を実
行することを特徴とする割り込み処理回路。 - 【請求項２】 外部及び内蔵Ｉ／Ｏからの割り込み要求
を受け付ける割り込み入力回路と、前記割り込み入力回
路からの割り込み要求を選択する割り込み選択回路と、
前記割り込み選択回路からの割り込み要求と、前記割り
込み発生回路からの割り込み要求とを選択するセレクタ
と、前記セレクタで選択した割り込み要求に基づいて割
り込み処理を行う割り込み制御回路と、前記割り込み制
御回路の出力によりＣＰＵに対する割り込み制御を行う
割り込み要求回路と、前記割り込み制御回路の出力から
ハンドラアドレスを生成して前記ＣＰＵへ通知するハン
ドラアドレス生成回路と、割り込み発生の有無、条件な
どの設定を行う各種レジスタとを備えることを特徴とす
る請求項１に記載の割り込み処理回路。 - 【請求項３】 前記割り込み発生回路は、前記マイクロ
コンピュータのクロック信号を分周して複数の異なる分
周信号を出力する分周回路と、前記複数の異なる分周信
号から選択した分周信号を出力する選択分配回路とで構
成され、前記選択分配回路において選択した分周信号を
割り込み要求として出力する請求項１又は２に記載の割
り込み処理回路。 - 【請求項４】 前記割り込み発生回路は、前記マイクロ
コンピュータのクロック信号をカウントするタイマと、
前記タイマのカウント値をそれぞれ異なる値と比較する
ための２つのコンペアレジスタと、前記２つのコンペア
レジスタの出力をセット、リセット信号とするフリップ
フロップと、前記タイマ、前記２つのコンペアレジスタ
の各出力、及び前記フリップフロップからの出力を割り
込みの設定条件に合わせて、選択、分配するための選択
分配回路とを備え、前記選択分配回路で選択した信号を
割り込み要求として出力する請求項１又は２に記載の割
り込み処理回路。 - 【請求項５】 外部又は内蔵Ｉ／Ｏからの割り込み要求
を受けて、当該割り込みアドレスを生成し、生成したア
ドレスの割り込み処理を実行して当該割り込み処理を含
むプログラムのデバッグを行うマイクロコンピュータの
プログラムデバッグ方法において、前記マイクロコンピ
ュータのクロック信号に基づいて立ち上がり又は立ち下
がりタイミングが異なる複数の信号を生成し、これら複
数の信号から選択して擬似的な割り込み要求を出力さ
せ、当該擬似的な割り込み要求に基づいて前記割り込み
処理を実行することを特徴とする割り込みデバッグ方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10262793A JP3001526B1 (ja) | 1998-09-17 | 1998-09-17 | 割り込み処理回路及び割り込みデバッグ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10262793A JP3001526B1 (ja) | 1998-09-17 | 1998-09-17 | 割り込み処理回路及び割り込みデバッグ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3001526B1 true JP3001526B1 (ja) | 2000-01-24 |
| JP2000099365A JP2000099365A (ja) | 2000-04-07 |
Family
ID=17380690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10262793A Expired - Fee Related JP3001526B1 (ja) | 1998-09-17 | 1998-09-17 | 割り込み処理回路及び割り込みデバッグ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001526B1 (ja) |
-
1998
- 1998-09-17 JP JP10262793A patent/JP3001526B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000099365A (ja) | 2000-04-07 |
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Legal Events
| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |