JP3133730B2 - 割り込み方法及び回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、割り込み方法及び
回路に関し、特に、割り込みの発生／状態遷移を検知す
る割り込み方法及び回路に関する。

【０００２】

【従来の技術】マイクロコンピュータシステムにおける
割り込み要因は、外部からの割り込み要求（ＩＮＴ入
力）、内蔵Ｉ／Ｏからの割り込み要求、専用命令実行に
よる例外処理などがある。

【０００３】近年、マイクロコンピュータシステムの性
能／機能向上はめざましく、割り込み要因の増加／多様
化が進んでいる。組み込み分野においては、割り込み処
理がキーアイテムであり、システムの高性能化／高機能
化／ワンチップ化が進む現状では、開発期間が増加する
傾向にある。この反面、開発環境（インサーキットエミ
ュレータ、デバッガなど）の操作面／機能面での充実は
遅れており、特にリアルタイムでクリティカルな処理の
多い割り込みに関しては十分な開発環境が用意されてい
ないのが実状である。また、マイクロコンピュータシス
テムの種類によってはインサーキットエミュレータが用
意されておらず、さらに今後、マイクロコンピュータシ
ステムの高性能化／高速化が進むことを考えれば、従来
形式のインサーキットエミュレータに限界があることは
明らかである。

【０００４】ここで、図面を参照しながら、従来の割り
込み回路および割り込み処理方法と割り込処理時間の測
定方法について説明する。

【０００５】図１１は、従来の割り込み回路のブロック
図、図１２および図１３は、マイクロコンピュータシス
テムシステム（ターゲットボード）のブロック図、図１
４は、マイクロコンピュータシステムシステム（インサ
ーキットエミュレータ＋ターゲットボード）のブロック
図、図１５は、図１４のインサーキットエミュレータ１
３１の詳細ブロック図、図１６は、割り込み後処理のフ
ローチャート、図１７、図１８、図１９および図２０
は、プログラムの状態遷移図である。

【０００６】図１１を参照すると、外部および内蔵Ｉ／
Ｏからの割り込み要求を受け付ける割り込み入力回路１
０、前記割り込み入力回路１０からの出力を選択する割
り込み選択回路１１、前記割り込み選択回路１１からの
出力で割り込み処理の開始／終了の制御を行う割り込み
制御回路１２、前記割り込み制御回路１２からの出力で
ＣＰＵに対する割り込み要求の調停を行う割り込み要求
回路１４、前記割り込み制御回路１２からの出力からハ
ンドラアドレスを生成し、ＣＰＵへ通知するハンドラア
ドレス生成回路１６、割り込み発生の有無／条件などの
設定を行うマスク・レジスタ１３、割り込み処理の動作
条件（優先順位、割り込み入力のサンプリング条件な
ど）の設定や割り込み処理に関する各種ステータス情報
を格納する制御レジスタ１５から構成されている。

【０００７】ここで、外部割り込み（ＩＮＴ０信号）に
関する割り込み処理の動作について説明する。最初に、
メイン・プログラムの冒頭で割り込み回路の初期化作業
を行う。具体的には、制御レジスタ１５で割り込み入力
時のサンプリング条件、優先順位などの設定を行う。次
に、外部からの割り込み要求ＩＮＴ０信号が入力される
と、割り込み入力回路１０は、前記ＩＮＴ０信号を割り
込み要求として受け付け、割り込み選択回路１１に出力
する。前記割り込み選択回路１１は、前記ＩＮＴ０信号
が入力されると、ＩＮＴ０レベルの割り込み要求とし
て、割り込み制御回路１２に出力する。前記割り込み制
御回路１２は、他の割り込み入力やマスク・レジスタ１
３の状態から有効な割り込み入力の選択を行う。

【０００８】前記割り込み制御回路１２がＩＮＴ０レベ
ルの割り込みを受け付けると、有効な割り込み入力があ
ることを割り込み要求回路１４に通知する。割り込み要
求回路１４は、前記入力がアクティブになると、ＣＰＵ
に対する割り込み要求信号ＩＮＴＲＱ信号を出力する。
前記割り込み要求回路１４は、ＣＰＵからの割り込み許
可信号ＩＮＴＡＫ信号がアクティブになると、ＩＮＴ０
信号に対する割り込みが許可されたことを割り込み制御
回路１２に通知して、実際の割り込み処理を開始させ
る。

【０００９】具体的には、前記割り込み制御回路１２が
ハンドラアドレス生成回路１６に、ＩＮＴ０信号の割り
込みが選択されたことを通知して、ハンドラアドレス：
１００００Ｈを生成させ、ＣＰＵに出力させる。ＣＰＵ
は、前記ＩＮＴＡＫ信号をアクティブにした後、メイン
・プログラムの処理を中断して、割り込み前処理を行
う。ここで、前記ハンドラアドレス（１００００Ｈ：Ｉ
ＮＴ０）が入力されると、ＰＣに前記ハンドラアドレス
をセットして、実際の割り込み処理を開始する。ＣＰＵ
は、前記割り込み処理が終了すると、ＲＥＴＩ命令を実
行して、割り込み後処理（図１６参照）を行った後、メ
イン・プログラムに復帰して、処理を再開する。

【００１０】次に、以上説明した割り込み処理の実行時
間測定方法について説明する。実行時間の測定にはデバ
ッガとターゲットボードを使用するが、ここでは、ター
ゲットボード単体（図１２、図１３参照）、及びインサ
ーキットエミュレータを使用した場合（図１４参照）の
２通りの方法について説明する。

【００１１】図１２を参照すると、割り込み回路を内蔵
したＣＰＵ１１０、ＩＮＴ０信号を生成する外部回路４
１、前記ＣＰＵ１１０の制御で動作するタイマ１１１か
ら構成されている。この場合、図１７に示すように、メ
イン・プログラムの冒頭でタイマ１１１の初期化ルーチ
ン（Ｓ１６０）、割り込み処理の前後に、前記タイマ１
１１のスタートルーチン（Ｓ１６１）、ストップルーチ
ン（Ｓ１６２）を埋め込む必要がある。

【００１２】実際の実行時間測定は、デバッガ上でメイ
ン・プログラムおよび割り込み処理プログラムをダウン
ロードした後、プログラムを起動する。ここで、ＩＮＴ
０信号が入力され、割り込み要求が受け付けられると、
割り込み処理の最初でタイマ１１１のカウンタをクリア
し、カウント動作をスタートさせる。次に、割り込み処
理本体の命令実行が終了した後、タイマ１１１のカウン
ト動作をストップさせ、ＲＥＴＩ命令の実行でメイン・
プログラムに復帰する。ここで、デバッガはタイマ１１
１のカウント値から割り込み処理の実行時間を計算する
ことになる。

【００１３】図１８は、以上説明したタイマ１１１の初
期化／設定処理をＴＲＡＰ命令で置き換えた場合の動作
を示したものである。この場合、割り込み処理の前後
に、実行時間測定用ポインタとしてのＴＲＡＰ１命令
（Ｓ１７０）、ＴＲＡＰ２命令（Ｓ１７１）を埋め込む
必要がある。また、前記ＴＲＡＰ１命令およびＴＲＡＰ
２命令に対応した処理でタイマの初期化およびカウンタ
のクリア／スタート（Ｓ１７２）、カウンタのストップ
（Ｓ１７３）を行う必要がある。

【００１４】実際の実行時間測定は、デバッガ上でメイ
ン・プログラムおよび割り込み処理プログラム、ＴＲＡ
Ｐ処理プログラムをダウンロードした後、プログラムを
起動する。ここで、ＩＮＴ０信号が入力され、割り込み
要求が受け付けられると、割り込み処理の最初でＴＲＡ
Ｐ１命令の実行によるＴＲＡＰ１処理ルーチン内でタイ
マ１１１の初期化、カウンタのクリア／スタートを行
う。次に、割り込み処理本体の命令実行を再開するが、
ここで、ＴＲＡＰ２命令が実行されるとＴＲＡＰ２処理
が起動され、タイマ１１１のカウンタをストップし、再
度、割り込み処理本体に復帰することになる。最後に、
ＲＥＴＩ命令の実行でメイン・プログラムに復帰する。
ここで、デバッガはタイマ１１１のカウント値から割り
込み処理の実行時間を計算することになる。

【００１５】図１３では、ＣＰＵ１２０に前記タイマ１
１１と同等機能のタイマが内蔵されているが、基本的な
動作は図１２の場合と同様である。

【００１６】次に、図１４を参照すると、インサーキッ
トエミュレータを接続するＣＰＵソケット１３０、ＩＮ
Ｔ０信号を生成する外部回路４１、インサーキットエミ
ュレータ１３１で構成されている。図１５は、前記イン
サーキットエミュレータ１３１の詳細ブロック図であ
り、エバレーションチップ１４０、外部メモリ１４１、
エミュレータ制御回路１４２から構成されている。前記
エバレーションチップ１４０は、割り込み回路を内蔵し
たＣＰＵ１４３、エミュレーション機能を実現するため
のエバレーション回路１４４から成り、前記エバレーシ
ョン回路１４４は制御レジスタ１４５、イベント回路１
４６、タイマ１４７、トレース回路１４８から構成され
ている。

【００１７】実際の実行時間測定は、デバッガ上でメイ
ン・プログラムおよび割り込み処理プログラムをダウン
ロードした後、割り込み処理本体の最初と最後に実行時
間測定用のポインタ（Ｓ１８０、Ｓ１８１）を指定す
る。具体的には、ＣＰＵ１４３で実行時間測定の条件
（制御レジスタ１４５）の設定、実行時間測定の開始点
・終了点のプログラムカウンタ（ＰＣ）の値（イベント
回路１４６）の設定と、タイマ１４７の初期化を行う。
次に、デバッガ上でプログラムを起動させる。ここで、
ＩＮＴ０信号が入力され、割り込み要求が受け付けられ
ると、割り込み処理の最初の命令実行で前記イベント回
路１４６に設定した開始点とＰＣの値が一致するため、
タイマ１４７のスタート・イベントが発生し、カウント
動作がスタートすることになる。以後、割り込み処理本
体の命令を実行するが、最後の命令が実行された段階
で、前記イベント回路１４６に設定した終了点とＰＣの
値が一致するため、タイマ１４７のストップ・イベント
が発生し、カウント動作がストップする。最後に、ＲＥ
ＴＩ命令の実行でメイン・プログラムに復帰する。ここ
で、デバッガはタイマ１４７のカウント値から割り込み
処理の実行時間を計算することになる。

【００１８】次に、インサーキットエミュレータのトレ
ース機能を使用した場合の実行時間測定方法について説
明する。前記トレース機能は、ＣＰＵ１４３でトレース
条件の設定（制御レジスタ１４５、トレース回路１４
８）を行うことで、トレースデータの格納が有効にな
る。実際の実行時間測定は、デバッガ上でメイン・プロ
グラムおよび割り込み処理プログラムをダウンロードし
た後、メイン・プログラムでトレース範囲の指定（Ｓ１
９０、Ｓ１９１）を行う。次に、プログラムを起動する
ことになるが、この時、エバレーションチップ１４０
は、１つの命令を実行するごとにトレースデータ（アド
レス、ステータス、クロックのタイムスタンプ、命令な
ど）を、外部メモリ１４１に格納する。

【００１９】前記トレース中に発生するＩＮＴ０信号の
割り込み処理の命令実行（トレースデータ）も同様に、
外部メモリ１４１に格納されることになる。デバッガ
は、トレースを終了すると、外部メモリ１４１に格納さ
れているトレースデータの情報から割り込み処理の実行
時間を計算することになる。

【００２０】

【発明が解決しようとする課題】しかし、従来の割り込
み方法の第１の問題点（デバッガ＋ターゲットボードの
場合）は、タイマの初期化／設定のためのプログラムを
ユーザ・プログラムに埋め込む必要があることである。
また、タイマを内蔵していないＣＰＵでは、ターゲット
ボード上に実行時間測定用のタイマが必要となる。この
ため、開発工数／費用が増加することになる。その理由
は、割り込み処理プログラム（割り込みの発生に伴う）
の実行時間測定の開始／終了を指定することができない
からである。

【００２１】第２の問題点（デバッガ＋ターゲットボー
ドの場合）は、前記プログラムの埋め込みによる実行時
間測定では結果が不正確になることである。その理由
は、本来、不要なタイマ設定のためのプログラム実行時
間が加算されるためである。また、タイマの分解能が低
い場合はタイマ自身の精度も実行時間に影響を与えるこ
とになる。

【００２２】第３の問題点（デバッガ＋ターゲットボー
ドの場合）は、割り込み処理を実行している間の時間で
ある割り込み処理時間しか測定できないことである。そ
の理由は、割り込み入力および割り込み処理前後の内部
処理の状態を識別するような手段がないからである。

【００２３】第４の問題点（デバッガ＋インサーキット
エミュレータ＋ターゲットボードの場合）は、割り込み
処理に関する各種実行時間、すなわち割り込み前処理時
間、割り込み処理時間、割り込み後処理時間の測定条件
（最大値／最小値など）を指定して、測定することが困
難であることである。その理由は、トレースデータを格
納するための外部メモリが有限であるため、すべてのト
レースデータをリアルタイムで格納（通常は、数秒間程
度）できないからである。又、ＣＰＵによっては、すべ
ての命令実行をトレースできない。たとえば、キャッシ
ュメモリを内蔵したＣＰＵでは、命令実行をすべてトレ
ースできるわけではない。

【００２４】第５の問題点（デバッガ＋インサーキット
エミュレータ＋ターゲットボードの場合）は、命令実行
（割り込み処理も含む）による各種トレースデータのリ
アルタイムでの結果格納に限界があることである。その
理由は、ＣＰＵの動作クロックの高速化により、従来形
式のインサーキットエミュレータ（図１４、図１５参
照）を実現することが困難であるからである。

【００２５】そこで、本発明は、割り込み処理時間を高
精度かつ複数の条件で測定することができる割り込み方
法及び回路を提供することを課題としている。

【００２６】又、本発明は、割り込み処理時の各種ステ
ータスや実行時間測定結果の格納条件を指定することが
できる割り込み方法及び回路を提供することを課題とし
ている。

【００２７】

【課題を解決するための手段】上記の課題を解決するた
めの本発明の割り込み回路は、割込み要求を受け付ける
割り込み入力回路と、前記割り込み入力回路からの出力
を選択する割り込み選択回路と、前記割り込み選択回路
からの出力で割り込み処理の開始及び終了の制御を行う
割り込み制御回路と、前記割り込み制御回路からの出力
で割込み要求の調停を行う割込み要求回路と、割り込み
処理の実行時間を測定する条件及びステータス情報を格
納する拡張レジスタと、前記実行時間を測定するタイマ
回路と、前記タイマ回路を制御する割り込み診断回路と
を有する割り込み回路である。そして、前記割り込み診
断回路は、前記割り込み入力回路からの出力と、前記割
り込み制御回路からの出力と、前記拡張レジスタからの
出力と、前記割込み要求回路から出力されるＣＰＵ（中
央演算処理装置）に対する割込み要求信号と、前記ＣＰ
Ｕからの割り込み許可信号、及び前記ＣＰＵからのステ
ータス情報とに基いて、タイマ回路を制御する。又、前
記タイマ回路は、クロック信号で動作するタイマと、前
記タイマのカウント値を取り込む複数のキャプチャレジ
スタとを有し、前記キャプチャレジスタは前記割り込み
診断回路からの出力をトリガとして前記タイマのカウン
ト値を取り込み、前記割り込み入力回路が前記割り込み
要求を受け付けてから割り込み終了までの所要時間を２
以上の区間に区分して計時するようにしている。

【００２８】又、本発明の割り込み方法は、上述した割
り込み回路を用いて、割込み要求信号の入力に基いて、
割り込み入力回路の出力をアクティブにして、前記タイ
マ回路のタイマをスタートさせ、前記タイマのカウント
値を、前記割込み要求信号、ＣＰＵ（中央演算処理装
置）からの割り込み許可信号、割り込み開始信号、割り
込み終了信号、メインプログラムへの復帰信号をそれぞ
れトリガとして、前記タイマ回路が備えるそれぞれのキ
ャプチャレジスタに取り込み、前記キャプチャレジスタ
の出力に基いて、割り込み待ち時間と、割り込み前処理
時間と、割り込み処理時間と、割り込み後処理時間とを
測定するようにしている。

【００２９】すなわち、本発明においては、マイクロコ
ンピュータシステムに内蔵されている割り込み回路に割
り込み診断回路を付加することにより、通常の割り込み
処理の実行に加え、該割り込み処理の各種実行時間の測
定（実時間と同等の精度）およびステータス情報の選択
／格納を、専用のインサーキットエミュレータを使用す
ることなく、実行している。

【００３０】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態について説明する。図１に示すように、本発明
の割り込み回路は、外部および内蔵Ｉ／Ｏからの割り込
み要求を受け付ける割り込み入力回路１０、前記割り込
み入力回路１０からの出力を選択する割り込み選択回路
１１、前記割り込み選択回路１１からの出力で割り込み
処理の開始／終了の制御を行う割り込み制御回路１２、
前記割り込み制御回路１２からの出力でＣＰＵに対する
割り込み要求の調停を行う割り込み要求回路１４、前記
割り込み制御回路１２からの出力からハンドラアドレス
を生成し、ＣＰＵへ通知するハンドラアドレス生成回路
１６、実行時間の測定を行うタイマ回路１９、前記割り
込み入力回路１０からの出力と前記割込み制御回路１２
からの出力と割込み要求回路１４からの出力と拡張レジ
スタ１７の出力とＣＰＵからのステータス情報（ＣＰＵ
ＳＴ信号）とに基いてタイマ回路１９を制御する割り込
み診断回路１８、前記タイマ回路１９および拡張レジス
タ１７の内容を格納する格納レジスタ１００、割り込み
発生の有無／条件などの設定を行うマスク・レジスタ１
３、割り込み処理の動作条件（優先順位、割り込み入力
のサンプリング条件など）の設定や割り込み処理に関す
る各種ステータス情報を格納する制御レジスタ１５、前
記割り込み診断回路１８、前記タイマ回路１９および格
納レジスタ１００の動作条件の設定および割り込み処理
（割り込み診断：実行時間測定時）に関する各種ステー
タス情報を格納する拡張レジスタ１７から構成されてい
る。

【００３１】図２はタイマ回路１９の詳細ブロック図で
あり、ＣＬＫ信号を基準に動作するタイマ２０、前記割
り込み診断回路１８の出力から前記タイマ２０のカウン
ト値を取り込んで格納するキャプチャ・レジスタ２１か
ら構成されている。

【００３２】図１及び図２に示すように、制御レジスタ
１５および拡張レジスタ１７で割り込み処理の動作条件
と割り込み処理の実行時間測定条件、ステータス情報の
選択／格納条件を設定する。ここで、割り込み要求が入
力されると、割り込み診断回路１８、タイマ回路１９は
前記拡張レジスタ１７で設定された条件（実行時間測
定）で実行時間の測定を行う。割り込み処理が終了する
と、前記拡張レジスタ１７で設定された条件（ステータ
ス情報の選択／格納）でキャプチャ・レジスタ２１およ
び前記拡張レジスタ１７の任意レジスタの内容を格納レ
ジスタ１００（内蔵メモリ９０）に格納して、プログラ
ムの実行を再開する。これにより、複数のクリティカル
な割り込み処理のデバッグ／評価を行う。

【００３３】図３は、本発明の割り込み方法によるプロ
グラムの状態遷移図である。図３を参照して、外部割り
込み（ＩＮＴ０信号）に関する割り込み処理、実行時間
測定およびステータス情報の格納を行う場合の動作につ
いて説明する。

【００３４】最初に、メイン・プログラムの冒頭で割り
込み回路の初期化作業を行う。具体的には、制御レジス
タ１５と、拡張レジスタ１７で割り込み処理の動作条件
と割り込み処理の実行時間測定条件（図４のＴ８０、Ｔ
８１、Ｔ８２、Ｔ８３区間の測定を設定）、ステータス
格納条件（実行時間測定結果、割り込み処理発生時の割
り込み要求入力の状態、プログラムカウンタＰＣ、プロ
グラムステータスワードＰＳＷの格納条件）を設定す
る。

【００３５】図４には、各種実行時間、すなわち、ＩＮ
Ｔ０入力からＩＮＴ０受付までの区間を割り込み待ち状
態時間Ｔ８０とし、割り込み前処理時間Ｔ８１、割り込
み処理時間Ｔ８２、及び割り込み後処理開始からＩＮＴ
０終了までの区間を割り込み後処理時間Ｔ８３として、
それぞれ図示している。

【００３６】次に、外部からの割り込み要求ＩＮＴ０信
号が入力されると、割り込み入力回路１０は、前記ＩＮ
Ｔ０信号を割り込み要求として受け付け、割り込み選択
回路１１および割り込み診断回路１８に出力する。前記
割り込み選択回路１１は、前記ＩＮＴ０信号が入力され
ると、ＩＮＴ０レベルの割り込み要求として、割り込み
制御回路１２に出力する。割り込み診断回路１８は、前
記割り込み入力回路１０からの出力がアクティブになる
と、Ｔｉｍｅｒ信号（図２参照）を出力して、タイマ２
０のクリア／スタートを行い、さらに、Ｔ８０区間の実
行時間測定のための開始条件であるＩＮＴ０信号（図２
参照）をトリガにして、前記タイマ２０のカウント値を
キャプチャ・レジスタ０に取り込む。

【００３７】前記割り込み制御回路１２は、他の割り込
み入力やマスク・レジスタ１３の状態から有効な割り込
み入力の選択を行う。前記割り込み制御回路１２がＩＮ
Ｔ０レベルの割り込みを受け付けると、有効な割り込み
入力があることを割り込み要求回路１４に通知する。割
り込み要求回路１４は、前記入力がアクティブになる
と、ＣＰＵに対する割り込み要求信号ＩＮＴＲＱ信号を
出力する。前記割り込み要求回路１４は、ＣＰＵからの
割り込み許可信号ＩＮＴＡＫ信号がアクティブになる
と、ＩＮＴ０レベルに対する割り込みが許可されたこと
を割り込み制御回路１２に通知して、実際の割り込み処
理を開始させる。具体的には、前記割り込み制御回路１
２がハンドラアドレス生成回路１６に、ＩＮＴ０レベル
の割り込みが選択されたことを通知して、ハンドラアド
レスを生成させ、ＣＰＵに出力させる。

【００３８】図５は、ハンドラアドレスの一例を示す表
である。

【００３９】又、図６に示すように、ターゲットボード
は、割り込み診断回路を搭載したＣＰＵ４０とＩＮＴ０
信号を生成する外部回路４１で構成されている。上述し
た通り、外部回路からＩＮＴ０がＣＰＵ４０に入力され
ている。

【００４０】図７は、割り込み前処理のフローチャート
である。図７を参照して、ＩＮＴ０入力後のＣＰＵの動
作について説明する。ＣＰＵは、前記ハンドラアドレス
（１００００Ｈ：ＩＮＴ０）が入力されると、メイン・
プログラムの処理を中断して、前記ハンドラアドレスか
らの命令の実行を開始する。割り込み診断回路１８は、
前記ＩＮＴＡＫ信号がアクティブになった段階で、これ
をトリガ（Ｔ８１区間の実行時間測定の開始条件）にし
て、タイマ２０のカウント値をキャプチャ・レジスタ１
に取り込む。次に、割り込み処理の開始を示すＣＰＵＳ
Ｔ信号（図２のＩＮＴＳＲＴ信号がアクティブ）をトリ
ガ（Ｔ８２区間の実行時間測定の開始条件）にして、タ
イマ２０のカウント値をキャプチャ・レジスタ２に取り
込む。ここで、ＩＮＴ０レベルの割り込み処理本体の命
令実行が終了すると、割り込み処理本体の終了を示すＣ
ＰＵＳＴ信号（図２のＩＮＴＥＮＤ信号がアクティブ）
をトリガ（Ｔ８３区間の実行時間測定の開始条件）にし
て、タイマ２０のカウント値をキャプチャ・レジスタ３
に取り込む。最後に、ＲＥＴＩ命令の実行でメイン・プ
ログラムに復帰して、処理を再開する（図３参照）。こ
の時、割り込み診断回路１８は、割り込み処理の終了を
示すＣＰＵＳＴ信号（図２のＰＲＧＳＲＴ信号がアクテ
ィブ）をトリガ（Ｔ８３区間の実行時間測定の終了条
件）にして、タイマ２０のカウント値をキャプチャ・レ
ジスタ４に取り込む。

【００４１】図８は割り込み後処理のフローチャートで
ある。図８に示すように、割り込み処理時のステータス
情報（割り込み発生時の割り込み入力の状態）を拡張レ
ジスタ１７から読み出し、ＰＣ、ＰＳＷ、キャプチャ・
レジスタ２１（実行時間測定結果）の内容と併せて、格
納レジスタ１００に格納する。

【００４２】実際の実行時間の計算は、前記格納レジス
タ１００に格納されているカウント値から求めることに
なる。例えば、Ｔ８０区間の場合は、次のような式で求
められる。

【００４３】Ｔ８０＝（キャプチャ・レジスタ１−キャ
プチャ・レジスタ０）＊１／（ＣＬＫ周期） 以上の動作により、ＩＮＴ０レベルの割り込み処理と実
行時間測定／ステータス格納を同時に行うことが可能と
なる。

【００４４】以上の説明においては、ＩＮＴ０信号の単
一割り込みが発生した場合を前提としたが、複数の割り
込み入力の実行時間測定も、キャプチャ・レジスタ２１
を複数用意することで実現可能であることは明らかであ
る。また、ステータス情報の選択／格納の条件設定を細
分化することで、さらに、高機能な割り込み情報を提供
することが可能となる。

【００４５】図９に示すように、例えば、ある割り込み
入力の割り込み処理の実行時間が最大値の場合を測定す
るような設定を行った場合、実行時間測定結果を格納す
る割り込み後処理で前回の割り込み処理時に格納したカ
ウント値との比較を行うことで、本機能を実現する。

【００４６】以上、本発明の実施形態について説明した
が、本発明はこれに限らず、図１の格納レジスタ１００
に変えて、図１０に示すように、内蔵メモリ９０を用い
てもよい。

【００４７】図１０は本発明の割り込み回路の他の実施
形態のブロック図である。図１０に示す割り込み回路
は、タイマ回路１９および拡張レジスタ１７の内容を内
蔵メモリ９０に格納する点を除いて、図１の回路と同様
である。

【００４８】

【発明の効果】以上説明した本発明によれば、第１の効
果は、割り込み処理時間の測定を高精度かつ複数の条件
で測定できることである。その理由は、ＣＰＵの動作ク
ロックでのタイマ・カウント／キャプチャが可能である
こと、割り込み処理に関する各種ステータス情報（ＣＰ
ＵＳＴ信号など）から、割り込み処理中の任意の区間で
の実行時間測定の開始／終了を指定できるからである。

【００４９】第２の効果は、システム開発（特に、組み
込み分野における通信／サーボ系のアプリケーション）
におけるデバック／評価時間を短縮することができるこ
とである。その理由は、割り込み処理時のステータス情
報、実行時間測定結果の格納条件を指定できるためであ
る。これにより、従来形式のインサーキットエミュレー
タでは実現が困難であった複数のクリティカルな割り込
みのデバック／評価をロング・レンジで実現することが
できる。

【００５０】第３の効果は、本発明を実現するためのハ
ードウエア追加が非常に少ないということである。その
理由は、既存の割り込み回路と内蔵Ｉ／Ｏ（タイマ）、
内蔵メモリを組み合わせることで、本発明を実現するこ
とができるからである。

【００５１】また、マイクロコンピュータシステムに本
発明を内蔵した割り込み回路を搭載することは、今後、
ＣＰＵの動作クロックの高速化で実現が困難となる従来
形式のインサーキットエミュレータやインサーキットエ
ミュレータが用意されていないマイクロコンピュータシ
ステムのデバック機能を補完するものとなる。

【図面の簡単な説明】

【図１】本発明の割り込み回路のブロック図

【図２】タイマ回路のブロック図

【図３】本発明の割り込み方法によるプログラムの状態
遷移図

【図４】割り込み実行処理を説明するためのフローチャ
ート

【図５】ハンドラアドレスの一例を示す表

【図６】本発明で使用するターゲットボードのブロック
図

【図７】割り込み前処理のフローチャート

【図８】割り込み後処理のフローチャート

【図９】割り込み処理時間を比較する場合のフローチャ
ート

【図１０】本発明の他の割り込み回路のブロック図

【図１１】従来の割り込み回路のブロック図

【図１２】ターゲットボードとしてのマイクロコンピュ
ータシステムのブロック図

【図１３】他のターゲットボードとしてのマイクロコン
ピュータシステムのブロック図

【図１４】インサーキットエミュレータをターゲットボ
ードに接続するブロック図

【図１５】インサーキットエミュレータのブロック図

【図１６】従来の割り込み後処理のフローチャート

【図１７】プログラムの状態遷移図

【図１８】タイマの初期化／設定処理をＴＲＡＰ命令で
置き換える場合のプログラムの状態遷移図

【図１９】実行時間測定ポインタを用いる場合のプログ
ラムの状態遷移図

【図２０】メインプログラムでトレース範囲を指定する
場合のプログラムの状態遷移図

【符号の説明】

１０ 割り込み入力回路 １１ 割り込み選択回路 １２ 割り込み制御回路 １４ 割込み要求回路 １７ 拡張レジスタ １８ 割り込み診断回路 １９ タイマ回路 １００ 格納レジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/28 315 G06F 11/22 340 G06F 11/34

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 割込み要求を受け付ける割り込み入力回
   路と、前記割り込み入力回路からの出力を選択する割り
   込み選択回路と、前記割り込み選択回路からの出力で割
   り込み処理の開始及び終了の制御を行う割り込み制御回
   路と、前記割り込み制御回路からの出力で割込み要求の
   調停を行う割込み要求回路と、割り込み処理の実行時間
   を測定する条件及びステータス情報を格納する拡張レジ
   スタと、前記実行時間を測定するタイマ回路と、前記タ
   イマ回路を制御する割り込み診断回路と、を有する割り
   込み回路であって、 前記割り込み診断回路は、前記割り込み入力回路からの
   出力と、前記割り込み制御回路からの出力と、前記拡張
   レジスタからの出力と、前記割込み要求回路から出力さ
   れるＣＰＵ（中央演算処理装置）に対する割込み要求信
   号と、前記ＣＰＵからの割り込み許可信号、及び前記Ｃ
   ＰＵからのステータス情報とに基いて、前記タイマ回路
   を制御し、 前記タイマ回路は、クロック信号で動作するタイマと、
   前記タイマのカウント値を取り込む複数のキャプチャレ
   ジスタとを有し、前記キャプチャレジスタは前記割り込
   み診断回路からの出力をトリガとして前記タイマのカウ
   ント値を取り込み、 前記割り込み入力回路が前記割り込み要求を受け付けて
   から割り込み終了までの所要時間を２以上の区間に区分
   して計時する ことを特徴とする割り込み回路。
2. 【請求項２】 前記タイマ回路からの出力と、前記拡張
   レジスタからの出力とを格納する格納レジスタを備え、 前記割り込み終了後に前記格納レジスタから前記所要時
   間を取り出す ことを特徴とする請求項１記載の割り込み
   回路。
3. 【請求項３】 前記タイマ回路からの出力を、内部バス
   に接続した内蔵メモリに格納し、 前記割り込み終了後に前記内蔵メモリから前記所要時間
   を取り出す ことを特徴とする請求項１記載の割り込み回
   路。
4. 【請求項４】 割込み要求を受け付ける割り込み入力回
   路と、前記割り込み入力回路からの出力を選択する割り
   込み選択回路と、前記割り込み選択回路からの出力で割
   り込み処理の開始及び終了の制御を行う割り込み制御回
   路と、前記割り込み制御回路からの出力で割込み要求の
   調停を行う割込み要求回路と、割り込み処理の実行時間
   を測定する条件及びステータス情報を格納する拡張レジ
   スタと、前記実行時間を測定するタイマ回路と、前記タ
   イマ回路を制御する割り込み診断回路とを有する割り込
   み回路を用いる割込み方法であって、 割込み要求信号の入力に基いて、割り込み入力回路の出
   力をアクティブにして、前記タイマ回路のタイマをスタ
   ートさせ、 前記タイマのカウント値を、前記割込み要求信号、ＣＰ
   Ｕ（中央演算処理装置）からの割り込み許可信号、割り
   込み開始信号、割り込み終了信号、メインプログラムへ
   の復帰信号をそれぞれトリガとして、前記タイマ回路が
   備えるそれぞれのキャプチャレジスタに取り込み、 前記キャプチャレジスタの出力に基いて、割り込み待ち
   時間と、割り込み前処理時間と、割り込み処理時間と、
   割り込み後処理時間とを測定することを特徴とする割り
   込み方法。