JPH06282353A - 時間短縮機能を有するタイマ装置 - Google Patents

時間短縮機能を有するタイマ装置

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JPH06282353A
JPH06282353A JP5066481A JP6648193A JPH06282353A JP H06282353 A JPH06282353 A JP H06282353A JP 5066481 A JP5066481 A JP 5066481A JP 6648193 A JP6648193 A JP 6648193A JP H06282353 A JPH06282353 A JP H06282353A
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JP
Japan
Prior art keywords
timer time
shortening
timer
time
count
Prior art date
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Pending
Application number
JP5066481A
Other languages
English (en)
Inventor
Hiroshi Abe
宏 阿部
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Abstract

(57)【要約】 【目的】プログラムのデバッグを行う際、プログラムの
少ない書換えでタイマ時間ステップでの要処理時間を短
縮できるようにする。 【構成】通常のプログラム実行時においてカウントクロ
ックを選択するためのデータが設定されるレジスタ21
と、プログラムデバッグ時のタイマ時間短縮用のカウン
トクロックを選択するためのデータが設定されるレジス
タ5のいずれか一方、および、通常のプログラム実行時
においてタイマ時間が設定されるレジスタ26とプログ
ラムデバッグ時にタイマ時間短縮用のタイマ時間が設定
されるレジスタ6のいずれか一方、をタイマ時間短縮許
可レジスタ1によって選択するようにし、短縮時にはレ
ジスタ5,6が選択され、レジスタ21,レジスタ26
の値に拘わりなく、カウントレジスタ25に短縮タイマ
時間が設定されかつ、その短縮タイマ時間が高速のカウ
ントクロック1によりカウントされるようにする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、マイクロコンピュー
タ等において、タイマ使用による任意の時間待ちステッ
プを有するプログラムのデバッグを行う際に、タイマ時
間ステップでの要処理時間を短縮することでデバッグ時
間を短縮する場合に用いられるタイマ装置に関する。
【0002】
【従来の技術】プログラムのデバッグ処理において、プ
ログラム中のタイマ処理を行うステップの待ち時間が長
かったり、そのステップが多数ある場合にデバッグに時
間が掛かってしまう問題がある。そこで従来は、デバッ
グ時にはプログラム実行時の待ち時間(以下、タイマ時
間という)を短縮するように、全てのタイマ時間を書き
換える(短縮する)デバッグ用変更プログラムを作成し
てからデバッグを行うようにしていた。例えば図3に示
すように、本来のプログラムがタイマ時間T1,T2・
・・の各ステップを含んでいる場合、それらのタイマ時
間を全て短い時間T0に書換えるデバッグ用変更プログ
ラムを作成する。また装置によっては、速度の異なるカ
ウントクロックをいくつか備えていることがあり、その
ような場合にはタイマ時間のステップごとにカウントク
ロックを速度の速いものに切り換えたデバッグ用変更プ
ログラムを作成することも行われている。
【0003】
【発明が解決しようとする課題】しかしながら図3に示
すように、タイマ時間に係る全てのステップについて書
き換えを行う場合には、プログラム中のタイマ時間に係
る全てのステップを検索して順に書換えてゆかなければ
ならず、作業量が多く時間が掛かってしまう問題、書換
え箇所が多い分書換えミスが発生する確率が高くなって
しまう問題、があった。
【0004】この発明の目的は、デバッグ作業を行う
際、プログラムの少ない書換えでタイマ時間ステップで
の要処理時間を短縮できる時間短縮機能を有するタイマ
装置を提供することにある。
【0005】
【課題を解決するための手段】請求項1に係る発明は、
設定されたタイマ時間をカウント部にロードしてから該
タイマ時間をカウントクロックによりカウントするマイ
クロコンピュータに接続されるタイマ装置において、プ
ログラム中の指定によってタイマ時間の短縮の有無が設
定されるタイマ時間短縮許可回路と、プログラム中の指
定によって任意のタイマ時間が設定されるタイマ時間設
定部と、短縮用のタイマ時間が設定される短縮用タイマ
時間設定部と、タイマ時間短縮許可回路に短縮無しが設
定されたときにタイマ時間設定部を選択し、短縮有りが
設定されたときに短縮用タイマ時間設定部を選択する手
段と、タイマ時間設定部または短縮用タイマ時間設定部
のうち、選択された側のタイマ時間を前記カウント部に
ロードする手段と、を備えたことを特徴とする。
【0006】請求項2に係る発明は、設定されたタイマ
時間をカウント部にロードしてから該タイマ時間をカウ
ントクロックによりカウントするマイクロコンピュータ
に接続されるタイマ装置において、プログラム中の指定
によってタイマ時間の短縮の有無が設定されるタイマ時
間短縮許可回路と、プログラム中の指定によって複数の
速度のカウントクロックの中から一つを選択するデータ
が設定されるカウントクロックデータ設定部と、前記カ
ウントクロックのうち高速のカウントクロックを選択す
るデータが設定される短縮用カウントクロックデータ設
定部と、タイマ時間短縮許可回路に短縮無しが設定され
たときにカウントクロックデータ設定部を選択し、短縮
有りが設定されたときに短縮用カウントクロックデータ
設定部を選択する手段と、カウントクロックデータ設定
部または短縮用カウントクロックデータ設定部のうち、
選択された側の設定データで選択されるカウントクロッ
クを前記カウント部に入力する手段と、を備えたことを
特徴とする。
【0007】
【作用】請求項1に係る発明の時間短縮機能を有するタ
イマ装置において、通常のとき、すなわち本来のプログ
ラムが実行されるときにはタイマ時間短縮許可回路に短
縮無しが設定され、動作確認時(デバッグ時)のプログ
ラムが実行されるときにはタイマ時間短縮許可回路に短
縮有りが設定されるようにしておくと、通常のときには
タイマ時間設定部が選択されて、タイマ時間設定部にプ
ログラムにより設定されているタイマ時間がカウントさ
れる。タイマ時間設定部には、プログラム中に指定され
ているタイマ時間、例えばT1,T2,T3・・・が各
ステップごとに設定されてゆく。したがって、通常時に
はそのタイマ時間T1,T2・・・がカウントされる。
一方、デバッグ時には短縮用タイマ時間設定部が選択さ
れるから、タイマ時間設定部にどのようなタイマ時間
(例えばT1,T2・・・等)が設定されていてもその
タイマ時間は無視されて、短縮用タイマ時間がカウント
される。なお短縮用タイマ時間は、プログラム中(プロ
グラムの任意の位置、例えば初期のステップ)に指定し
て設定しても良いが、ハード的な設定方法で設定しても
よい。プログラム中に指定して設定する場合でも、一度
設定すればその短縮用タイマ時間が終了時まで設定され
ているので何度も設定する必要はない。
【0008】請求項2に係る発明の時間短縮機能を有す
るタイマ装置においても、通常のときにタイマ時間短縮
許可回路に短縮無しが設定され、デバッグ時に短縮有り
が設定されるようにしておくと、通常時にはプログラム
中に適宜指定されているカウントクロックが用いられて
タイマカウントが行われ、デバッグ時には短縮用カウン
トクロックデータ設定部での設定データにより選択され
る高速のカウントクロックのみが用いられてタイマカウ
ントが行われる。この場合もタイマ時間が短くなる。
【0009】
【実施例】図1はこの発明の実施例に係るマイクロコン
ピュータのタイマ回路のブロック図であり、この実施例
では、請求項1に係るタイマ時間設定部と請求項2に係
るカウントクロック設定部の両方を備えた構成を示して
いる。図中、一点鎖線で示した部分がこの実施例で新た
に付け加えた部分であり、他の部分は従来通りの構成で
ある。
【0010】まず従来のタイマ回路部分について簡単に
説明する。カウントクロックデータ設定レジスタ(カウ
ントクロックデータ設定部)21には、図示しないCP
Uからデータ線を介してカウントクロックデータD2,
D3が設定される。カウントクロックデータ設定レジス
タ21のデータは図示のカウントクロック選択回路を介
さずに直接AND回路22,23にぞれぞれ入力され、
D2=“0”、D3=“1”のときにAND回路22が
選択されOR回路24を介してカウントクロック1がカ
ウントレジスタ25に入力される。また、D2=
“1”、D3=“0”のときにはAND回路23が選択
されてOR回路24を介してカウントクロック2がカウ
ントレジスタ25に入力される。なおD2,D3は図3
に示すカウントクロックデータと同じである。タイマ時
間設定レジスタ(タイマ時間設定部)26には図示しな
いCPUからタイマ時間(T1,T2・・・等)が送ら
れて設定され、このデータがタイマ時間ステップ実行時
にカウントレジスタ25にロードされる。そしてカウン
トレジスタ25はカウントクロック1または2に従っ
て、ロードしたカウント時間をカウントして、オーバー
フロー状態になると(ロードされたカウント時間を越え
ると)オーバーフローフラグを立てる。
【0011】デバッグ時において図3のデバッグ用変更
プログラムを作成するときには、タイマ時間ステップ毎
にタイマ時間設定レジスタ26に短縮されたタイマ時間
を設定するか、または高速のカウントクロックを設定す
る。このように従来はデバッグ変更プログラムにてタイ
マ時間ステップ毎に短縮タイマ時間の設定や高速のカウ
ントクロックの選択が行われるようにして、デバッグ作
業の効率化を行っている。
【0012】一方、この発明の実施例の回路は、従来の
回路に、タイマ時間短縮許可レジスタ(タイマ時間短縮
許可回路)1、短縮用タイマ時間設定レジスタ(短縮用
タイマ時間設定部)6、タイマ時間選択回路3、短縮用
カウントクロックデータ設定レジスタ(短縮用カンウト
クロック設定部)5、カウントクロック選択回路2を追
加したものである。タイマ時間短縮許可レジスタ1には
短縮の有無を示す“0”または“1”が設定される。こ
の実施例では、“0”が短縮無し(通常時)を示し、
“1”が短縮有り(デバッグ時)を示す。
【0013】短縮用タイマ時間設定レジスタ6には短縮
されたタイマ時間、例えばT0等が設定される。この設
定はプログラムで行われるが、デバッグ作業中一度設定
すればよいのでスイッチ等でハード的に設定されるよう
にしてもよい。タイマ時間選択回路3はタイマ時間設定
レジスタ26または短縮用タイマ時間設定レジスタ6の
いずれか一方を選択するための回路で、インバータ10
を備えており、短縮無し時にはタイマ時間設定レジスタ
26のイネーブル端子に“1”が入力されることで該レ
ジスタ26が有効になり、短縮有り時には短縮用タイマ
時間設定レジスタ6のイネーブル端子に“1”が入力さ
れることで該レジスタ6が有効になる。
【0014】短縮用カウントクロックデータ設定レジス
タ5にはタイマ時間を短縮するため、高速のカウントク
ロック(カウントクロック1)をカウントレジスタ25
に入力するためのデータが設定される。この設定はプロ
グラムで行われるが、上記のレジスタ6の場合と同じ理
由によりハード的に行ってもよい。カウントクロック選
択回路2は、カウントクロックデータ設定レジスタ21
または短縮用カウントクロックデータ設定レジスタ5の
いずれか一方を選択するための回路であり、インバータ
8a,9a、AND回路8b,8c,9b,9c、OR
回路8d,9dを有し、タイマ時間短縮許可レジスタ1
の値が“0”のときにはカウントクロックデータ設定レ
ジスタ21側の設定値がAND回路22,23に入力
し、タイマ時間短縮許可レジスタ1の値が“1”のとき
には短縮用カウントクロックデータ設定レジスタ5の設
定値がAND回路22,23に入力するように切り換え
を行う。つまり通常のプログラム実行時には、カウント
クロックデータ設定レジスタ21にその時々で設定され
るデータに基づいてカウントクロック1またはカウント
クロック2が選択され、デバッグ用変更プログラム実行
時には、短縮用カウントクロックデータ設定レジスタ5
に設定されるデータにより高速のカウントクロック1が
固定的に選択されるようになっている。なおこの実施例
では2種類のカウントクロック1,2の切り換えに2ビ
ットのデータ線を用いているが、1ビットのデータ線で
構成してもよい。
【0015】このようにタイマ時間設定データまたは短
縮用タイマ時間設定データのいずれか一方、および、カ
ウントクロックまたは短縮用カウントクロックのいずれ
か一方が、タイマ時間短縮許可レジスタ1の設定値によ
り選択されることになるが、本実施例ではデバッグ用変
更プログラムの適当な位置(例えば最初のステップ)で
このレジスタ1を“1”に設定し、タイマ時間短縮用デ
ータ設定レジスタに短縮されたタイマ時間を設定してか
ら同プログラムを走らせる。その結果、タイマ時間ステ
ップに来ると、カウントレジスタからのオーバーフロー
フラグが直ぐに立つことになる。
【0016】図2は、このタイマ回路を用いた場合のデ
バッグ用変更プログラムの構成例を示す図である。
【0017】本来のプログラムにおいては起動時のリセ
ット処理(イニシャライズ処理)においてタイマ時間短
縮許可レジスタ1がリセット、すなわちD1=“0”が
設定され、デバッグ変更のプログラムにおいてはタイマ
時間短縮許可レジスタ1にデバッグ時(短縮時)である
ことを示すデータD1=“1”が設定される(n1)。
短縮用カウントクロックデータ設定レジスタ5に高速の
カウントクロック1を選択すべきデータ(D4=0,D
5=1)が設定され(n2)、タイマ時間短縮用データ
設定レジスタに短縮用タイマ時間T0が設定される(n
3)。その後プログラム実行中にタイマ時間ステップが
入るとn4,n5で通常プログラム実行のためのタイマ
時間カウント前処理、つまりカウントクロックデータ設
定レジスタ21と、タイマ時間設定レジスタ26へのデ
ータ設定が行われるが、n1の処理のためこれらの設定
データはカウントレジスタ25へ入力またはロードされ
ることがない。そしてn6のタイマスタート命令で、タ
イマ時間短縮用データ設定レジスタ6の設定データがカ
ウントレジスタ25にロードされ、かつ同時に高速のカ
ウントクロック1によりそのロードされた短縮用タイマ
時間のカウントが行われる。以下、さらにタイマ時間ス
テップが来ても同じ処理が行われる。なおここでは短縮
用カウントクロックデータ、短縮用カウント時間データ
を、n2,n3においてソフト的に設定しているが、こ
の設定は前記したようにハード的に行ってもよい。
【0018】またこの実施例では、カウントクロック、
設定時間の両方でタイマ時間の短縮をするようにしてい
るが、いずれか一方であってもよい。カウントクロック
側のみでタイマ時間の短縮を行う場合には短縮用タイマ
時間設定レジスタ6およびタイマ時間選択回路3が不要
になり、タイマ時間の設定のみで短縮を行う場合には短
縮用カウントクロックデータ設定レジスタ5およびカウ
ントクロック選択回路2が不要になる。
【0019】
【発明の効果】この発明の時間短縮機能を有するタイマ
回路を用いると、プログラムデバッグ時にタイマ時間ス
プップの要処理時間を短縮するとき、プログラムの変更
が非常に少なくて済む。このため、作業者の負担が軽減
されるとともに、書換え時間の短縮、書換えミスの防止
を実現できる。
【図面の簡単な説明】
【図1】この発明の実施例に係るタイマ装置の構成を示
す図である。
【図2】この発明の実施例に係るデバッグ変更プログラ
ムを示す図である。
【図3】従来のタイマ装置を用いた場合の本来のプログ
ラムおよびデバッグ変更プログラムを示す図である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】設定されたタイマ時間をカウント部にロー
    ドしてから該タイマ時間をカウントクロックによりカウ
    ントするマイクロコンピュータに接続されるタイマ装置
    において、 プログラム中の指定によってタイマ時間の短縮の有無が
    設定されるタイマ時間短縮許可回路と、 プログラム中の指定によって任意のタイマ時間が設定さ
    れるタイマ時間設定部と、 短縮用のタイマ時間が設定される短縮用タイマ時間設定
    部と、 タイマ時間短縮許可回路に短縮無しが設定されたときに
    タイマ時間設定部を選択し、短縮有りが設定されたとき
    に短縮用タイマ時間設定部を選択する手段と、 タイマ時間設定部または短縮用タイマ時間設定部のう
    ち、選択された側のタイマ時間を前記カウント部にロー
    ドする手段と、 を備えたことを特徴とする時間短縮機能を有するタイマ
    装置。
  2. 【請求項2】設定されたタイマ時間をカウント部にロー
    ドしてから該タイマ時間をカウントクロックによりカウ
    ントするマイクロコンピュータに接続されるタイマ装置
    において、 プログラム中の指定によってタイマ時間の短縮の有無が
    設定されるタイマ時間短縮許可回路と、 プログラム中の指定によって複数の速度のカウントクロ
    ックの中から一つを選択するデータが設定されるカウン
    トクロックデータ設定部と、 前記カウントクロックのうち高速のカウントクロックを
    選択するデータが設定される短縮用カウントクロックデ
    ータ設定部と、 タイマ時間短縮許可回路に短縮無しが設定されたときに
    カウントクロックデータ設定部を選択し、短縮有りが設
    定されたときに短縮用カウントクロックデータ設定部を
    選択する手段と、 カウントクロックデータ設定部または短縮用カウントク
    ロックデータ設定部のうち、選択された側の設定データ
    で選択されるカウントクロックを前記カウント部に入力
    する手段と、 を備えたことを特徴とする時間短縮機能を有するタイマ
    装置。
JP5066481A 1993-03-25 1993-03-25 時間短縮機能を有するタイマ装置 Pending JPH06282353A (ja)

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JPH06282353A true JPH06282353A (ja) 1994-10-07

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ID=13317023

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JP (1) JPH06282353A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004038350A (ja) * 2002-07-01 2004-02-05 Hitachi Ltd 計算機の加速試験方法
JP2018156431A (ja) * 2017-03-17 2018-10-04 富士通株式会社 再現装置、再現方法及び再現プログラム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004038350A (ja) * 2002-07-01 2004-02-05 Hitachi Ltd 計算機の加速試験方法
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