JPH01200438A - 割込み制御回路 - Google Patents
割込み制御回路Info
- Publication number
- JPH01200438A JPH01200438A JP2507788A JP2507788A JPH01200438A JP H01200438 A JPH01200438 A JP H01200438A JP 2507788 A JP2507788 A JP 2507788A JP 2507788 A JP2507788 A JP 2507788A JP H01200438 A JPH01200438 A JP H01200438A
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- JP
- Japan
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- interrupt
- interruption
- cpu
- normal
- central processing
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- Pending
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は割込み動作を使用したマイクロコンピュータシ
ステムに関し、特に中央処理装置に対して拡張用割込み
制御ユニットを付加したシステムに関する。
ステムに関し、特に中央処理装置に対して拡張用割込み
制御ユニットを付加したシステムに関する。
（従来の技術〕
従来、この種の割込み制御回路は例えば、第３図に示す
ように構成されて諭た。第３図において、３１は中央処
理装置、３２．３３はそれぞれ割込み制御二ニット、３
４はデータバス、３５〜３８はそれぞれ信号線である。
ように構成されて諭た。第３図において、３１は中央処
理装置、３２．３３はそれぞれ割込み制御二ニット、３
４はデータバス、３５〜３８はそれぞれ信号線である。
割込み制御ユニツ）３２．３３は、周辺から信号線３８
への多くの割込み要求ＩＮＴＰｊのなかで、最も優先さ
れるひとつを信号線３５゜３７を介して中央処理装置３
１に出力する。これにより割込み制御ユニツ）３２．３
３は、中央処理装置３１から信号線３６を介して割込み
承認信号ＩＮＴＡＫを入力し、さらに割込みルーチンの
開始アドレスＤｏ〜Ｄ７を、データバス３４を通して中
央処理装置３１へ出力する。
への多くの割込み要求ＩＮＴＰｊのなかで、最も優先さ
れるひとつを信号線３５゜３７を介して中央処理装置３
１に出力する。これにより割込み制御ユニツ）３２．３
３は、中央処理装置３１から信号線３６を介して割込み
承認信号ＩＮＴＡＫを入力し、さらに割込みルーチンの
開始アドレスＤｏ〜Ｄ７を、データバス３４を通して中
央処理装置３１へ出力する。
ここで、信号線３８上に割込み要求ＩＮＴＰｉが発生し
て、その要求に対する中央処理装置３１から信号線３６
へのＩＮＴＡＫ信号パルスが立下る前に、轟該ＩＮＴＰ
Ｉがロウレベルに落ちてしまうような不完全割込み要求
が発生したものとする。
て、その要求に対する中央処理装置３１から信号線３６
へのＩＮＴＡＫ信号パルスが立下る前に、轟該ＩＮＴＰ
Ｉがロウレベルに落ちてしまうような不完全割込み要求
が発生したものとする。
！４図は、上記不完全割込み要求の発生を示すタイミン
グ図である。
グ図である。
上記においては信号線３６上のＩＮＴＡＫパルスが中央
処理装置３１から割込み制御ユニット３２．３３へ入力
されてしまうため１割込み制御ユニツ）３２．３３は成
るレベルの割込みが発生したかのように動作する。第４
囚においては、時点■で信号線３８上に割込み要求ＩＮ
ＴＰｉが発生し１時点■で信号線３６上のＩＮ’ｆ’Ａ
Ｋ信号パルスが立下る。
処理装置３１から割込み制御ユニット３２．３３へ入力
されてしまうため１割込み制御ユニツ）３２．３３は成
るレベルの割込みが発生したかのように動作する。第４
囚においては、時点■で信号線３８上に割込み要求ＩＮ
ＴＰｉが発生し１時点■で信号線３６上のＩＮ’ｆ’Ａ
Ｋ信号パルスが立下る。
（発明が解決しようとする課題）
上述己た従来の１式は、割込み要求が発生する友びに中
央処理装置がいちいち不完全割込み要求であるか否かを
判定し、不完全割込みである場合には対応する処理が必
要になるので、中央処理装置の処理ステップ数が増加し
、処理時間が長くなると云う効果がある。
央処理装置がいちいち不完全割込み要求であるか否かを
判定し、不完全割込みである場合には対応する処理が必
要になるので、中央処理装置の処理ステップ数が増加し
、処理時間が長くなると云う効果がある。
本発明の目的は、不完全割込み要求が発生した場合に中
央処理装置からの割込み承認信号（ＩＮＴＡＫ）を除云
することによって上記欠点を除去し、中央処理装置の不
完全割込み要求処理を自動的になくすことができるよう
に構成した割込み制御回路を提供することにある。
央処理装置からの割込み承認信号（ＩＮＴＡＫ）を除云
することによって上記欠点を除去し、中央処理装置の不
完全割込み要求処理を自動的になくすことができるよう
に構成した割込み制御回路を提供することにある。
（課題を解決するための手段）
本発明による割込み制御回路は割込み承認手段と、正常
割込み承認検出手段とを具備して構成したものである。
割込み承認検出手段とを具備して構成したものである。
割込み承認手段は周辺からの割込み要求と。
中央処理装置からの割込み承認信号とのＡＮＤ条件によ
り、割込み制御ユニットに割込み承認を与えるためのも
のである。
り、割込み制御ユニットに割込み承認を与えるためのも
のである。
正常割込み承認検出手段は１割込み承認信号が正常なと
きには中央処理装置に割込みアドレス入力待ちとさせ、
正常ではないときには他処理に移行させる次めのもので
ある。
きには中央処理装置に割込みアドレス入力待ちとさせ、
正常ではないときには他処理に移行させる次めのもので
ある。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は１本発明による割込み制御回路の一実施例を示
すブロック図であシ、割込み制御ユニットが１箇の場合
を示す図である。
すブロック図であシ、割込み制御ユニットが１箇の場合
を示す図である。
第１図において、４．５．１１はそれぞれＤ形フリップ
フロップ、６はインバータ、７はＮＡＮＤゲート、８は
リセット回路、１２はＮＯＲゲート、１３は割込み制御
ユニット、１６は中央処理装置であ、！ｌ）、１７は本
発明による割込み制御回路である。
フロップ、６はインバータ、７はＮＡＮＤゲート、８は
リセット回路、１２はＮＯＲゲート、１３は割込み制御
ユニット、１６は中央処理装置であ、！ｌ）、１７は本
発明による割込み制御回路である。
周辺からの割込み要求ＩＮＴＰｉは信号線１を介して割
込み制御ユニット１３に入力され。
込み制御ユニット１３に入力され。
中央処理装置１６からの割込み承認信号ＩＮＴＡＫは信
号線２を介してインバータ６と、Ｄ形フリップフロッグ
５と、ＮＯＲゲート１２とに入力されている。割込み制
御ユニット１３に対する承認信号ＩＮＴＡＫ’ は、Ｎ
ＡＮＤゲート７から信号線３を介して割込み制御ユニッ
ト１３と、ＮＯＲゲー）１２とに入力されている。
号線２を介してインバータ６と、Ｄ形フリップフロッグ
５と、ＮＯＲゲート１２とに入力されている。割込み制
御ユニット１３に対する承認信号ＩＮＴＡＫ’ は、Ｎ
ＡＮＤゲート７から信号線３を介して割込み制御ユニッ
ト１３と、ＮＯＲゲー）１２とに入力されている。
第２図は、第１図に示す回路σ）各部動作波形を示すタ
イミング図である。
イミング図である。
時点υで信号線１上のＩＮＴＰ、がハイレベルのときに
１時点０で信号線２上にＩＮＴ １ＡＫが発生すれ
ば、時点のでＩＮＴＡＫはそのまま割込み制御ユニット
１３に入力される。
１時点０で信号線２上にＩＮＴ １ＡＫが発生すれ
ば、時点のでＩＮＴＡＫはそのまま割込み制御ユニット
１３に入力される。
ところが例えば１時点θのようにＩＮＴＰ。
がロウレベルのとき１時点ＯでＩＮＴＡＫが発生すれば
ＩＮＴＡＫ傷号はそこで除云され、割込み制御ユニツ）
１３には何も入力されない。
ＩＮＴＡＫ傷号はそこで除云され、割込み制御ユニツ）
１３には何も入力されない。
正常な割込みパルスの場合には、ＮＯＲ，ゲー）１２の
出力パルスの立上シ位相によって、中央処理装置１６は
Ｄ形フリップ７０ツブ１１から信号線１０への出力がハ
イレベルであることを検出し、割込みアドレス入力待ち
となる。しかし、不完全パルスの場合にはＤ形フリップ
フロツ７’ｌｌから信号線１０への出力はロウレベルの
ままであるので、中央処理装［１６はロウレベルを検出
して、即刻１次の他の処理に移る。
出力パルスの立上シ位相によって、中央処理装置１６は
Ｄ形フリップ７０ツブ１１から信号線１０への出力がハ
イレベルであることを検出し、割込みアドレス入力待ち
となる。しかし、不完全パルスの場合にはＤ形フリップ
フロツ７’ｌｌから信号線１０への出力はロウレベルの
ままであるので、中央処理装［１６はロウレベルを検出
して、即刻１次の他の処理に移る。
上記処理において、中央処理装置１６が１へＴＡＫを出
力すると同時に１時点■で第１図の信号線１０上の信号
がハイレベルにならなければ次の処理に進むことは云う
までもない。
力すると同時に１時点■で第１図の信号線１０上の信号
がハイレベルにならなければ次の処理に進むことは云う
までもない。
：発明の効果）
以上説明したように本発明は、不完全割込み要求が発生
した場合、中央処理装置からの割込み承認信号ｒＷ丁了
Ｘを除去することにより。
した場合、中央処理装置からの割込み承認信号ｒＷ丁了
Ｘを除去することにより。
割込み制御ユニットの割込み動作を行わないと同時に、
中央処理装置の不完全割込み要求に対する処理を省略し
て中央処理装置のステップ数を減少し、処理時間を短縮
できると云う効果がある。
中央処理装置の不完全割込み要求に対する処理を省略し
て中央処理装置のステップ数を減少し、処理時間を短縮
できると云う効果がある。
第１図は２本発明による割込み制御回路の一実施例を示
すブロック図である。 第２図は、第１図の各部の動作信号波形を示すタイミン
グ図である。 第３図は、従来技術による割込み制御回路の一例を示す
ブロック図である。 第４図は、第３図の各部の動作信号波形を示すタイミン
グ図である。 ４．５．１１・・・Ｄ形７１Ｊツブフロップ６・・・イ
ンバータ ７・・・ＮＡＮＤゲート８・・・リセット
回路 １２・・・ＮＯＲゲート１３．３２．３３・・
・割込み制御ユニット１６．３１・・・中央処理装置 １〜３．９，１０．１５．３５〜３８ ・・・信号線 １４．３４・・・データノイス 特許出願人 日本電気株式会社
すブロック図である。 第２図は、第１図の各部の動作信号波形を示すタイミン
グ図である。 第３図は、従来技術による割込み制御回路の一例を示す
ブロック図である。 第４図は、第３図の各部の動作信号波形を示すタイミン
グ図である。 ４．５．１１・・・Ｄ形７１Ｊツブフロップ６・・・イ
ンバータ ７・・・ＮＡＮＤゲート８・・・リセット
回路 １２・・・ＮＯＲゲート１３．３２．３３・・
・割込み制御ユニット１６．３１・・・中央処理装置 １〜３．９，１０．１５．３５〜３８ ・・・信号線 １４．３４・・・データノイス 特許出願人 日本電気株式会社
Claims (1)
- 周辺からの割込み要求と中央処理装置からの割込み承
認信号とのＡＮＤ条件により割込み制御ユニットに割込
み承認を与えるための割込み承認手段と、前記割込み承
認信号が正常なときには前記中央処理装置に割込みアド
レス入力待ちとさせ、正常ではないときには他処理に移
行させるための正常割込み承認検出手段とを具備して構
成したことを特徴とする割込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2507788A JPH01200438A (ja) | 1988-02-05 | 1988-02-05 | 割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2507788A JPH01200438A (ja) | 1988-02-05 | 1988-02-05 | 割込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200438A true JPH01200438A (ja) | 1989-08-11 |
Family
ID=12155862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2507788A Pending JPH01200438A (ja) | 1988-02-05 | 1988-02-05 | 割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147176A (ja) * | 1994-11-25 | 1996-06-07 | Nec Corp | 不正割り込み要求信号検出回路 |
-
1988
- 1988-02-05 JP JP2507788A patent/JPH01200438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147176A (ja) * | 1994-11-25 | 1996-06-07 | Nec Corp | 不正割り込み要求信号検出回路 |
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