JPS58178468A - デ−タ処理システムの割込方式 - Google Patents
デ−タ処理システムの割込方式Info
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- JPS58178468A JPS58178468A JP6307582A JP6307582A JPS58178468A JP S58178468 A JPS58178468 A JP S58178468A JP 6307582 A JP6307582 A JP 6307582A JP 6307582 A JP6307582 A JP 6307582A JP S58178468 A JPS58178468 A JP S58178468A
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- JP
- Japan
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- address
- bus
- cpu
- data processing
- interrupt
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数のデータ処理部がシステムバスを介して
結合されるデータ処理システムの割込方式に関する。
結合されるデータ処理システムの割込方式に関する。
従来、複数のデータ処理部を有するデータ処理システム
、いわゆるマルチＣＰＵシステムでは。
、いわゆるマルチＣＰＵシステムでは。
ＣＰＵ間の通信は、システムバスに接続された共有メモ
リを用いて行なわれている。この共有メモリを用いた各
ＣＰＵ間の通信は以下の手順で行なわれる。先ずある１
つのＣＰＵが共有メモリ上の定められたアドレスに９通
信情報を書きこみ他の特定のＣＰＵに割込をかける。割
込をかけられたＣＰＵはあらかじめ定められていた共有
メモリ上のアドレスから情報を読み取シ通信が完了する
。
リを用いて行なわれている。この共有メモリを用いた各
ＣＰＵ間の通信は以下の手順で行なわれる。先ずある１
つのＣＰＵが共有メモリ上の定められたアドレスに９通
信情報を書きこみ他の特定のＣＰＵに割込をかける。割
込をかけられたＣＰＵはあらかじめ定められていた共有
メモリ上のアドレスから情報を読み取シ通信が完了する
。
しかしながらこのような従来のデータ処理システムにお
いては、各ＣＰＵが無関係に動作する場合。
いては、各ＣＰＵが無関係に動作する場合。
たとえば１つの出力専用ＣＰＵに他の複数個のＣＰＵが
通信を行なうときに、共有メモリ上にその複数個のＣＰ
Ｕ０分だけ参照領域が必要であシ。
通信を行なうときに、共有メモリ上にその複数個のＣＰ
Ｕ０分だけ参照領域が必要であシ。
前記出力専用ＣＰＵは割込を受けるたびに、共有メモリ
上の参照領域を走査して、いずれのＣＰＵから割込が入
ったかを判断しなければならずこの判断のために多くの
時間を必要としていた。
上の参照領域を走査して、いずれのＣＰＵから割込が入
ったかを判断しなければならずこの判断のために多くの
時間を必要としていた。
この発明の目的は上記した従来のデータ処理システムの
欠点を解消し、ＣＰＵを含む各データ処理部において１
割込が入ったときいずれのデータ処理部のＣＰＵから割
込があったか即座に判断できるデータ処理システムの割
込方式を提供するにある。
欠点を解消し、ＣＰＵを含む各データ処理部において１
割込が入ったときいずれのデータ処理部のＣＰＵから割
込があったか即座に判断できるデータ処理システムの割
込方式を提供するにある。
以上の目的を達成するためにこの発明のデータ処理シス
テムの割込方式は１割込要求をなすデータ処理部のＣＰ
Ｕから割込をかける他のデータ処理部のＣＰＵのアドレ
スをアドレス情報とし、自己のＣＰＵのアドレスをデー
タ情報としてシステムバスに送出し９割込を受けるデー
タ処理部のＣＰＵはシステムバスよりのアドレス情報が
自己のアドレスなら割込を受付け、システムバスよシの
データ情報から割込要求ＣＰＵを認識するようにしてい
る。
テムの割込方式は１割込要求をなすデータ処理部のＣＰ
Ｕから割込をかける他のデータ処理部のＣＰＵのアドレ
スをアドレス情報とし、自己のＣＰＵのアドレスをデー
タ情報としてシステムバスに送出し９割込を受けるデー
タ処理部のＣＰＵはシステムバスよりのアドレス情報が
自己のアドレスなら割込を受付け、システムバスよシの
データ情報から割込要求ＣＰＵを認識するようにしてい
る。
以下１図面に示す実施例によりこの発明の詳細な説明す
る。
る。
第１図はこの発明の一実施例を示すデータ処理システム
のブロック図である。同図においてＢａはシステムアド
レスバス、Ｂｄはシステムデータバス、φｌはシステム
クロック信号φの信号線である。これらシステムアドレ
スバスＢａ、 システムデータバスＢｄ及びシステムク
ロック信９Ｈｄｌにデータ処理部ｐｕａ −ｐｕｂ・・
・ｐｕｎが接続される。
のブロック図である。同図においてＢａはシステムアド
レスバス、Ｂｄはシステムデータバス、φｌはシステム
クロック信号φの信号線である。これらシステムアドレ
スバスＢａ、 システムデータバスＢｄ及びシステムク
ロック信９Ｈｄｌにデータ処理部ｐｕａ −ｐｕｂ・・
・ｐｕｎが接続される。
もつとも便宜上第１図ではデータ処理部として。
ｐｕｍ−１、ｐ画を図示している。
データ処理部ｐｕ ［１？ ｉは、 ｃｐｕｍ−１１８
とｒ ｅｐＨｍ−ｉ １ａよりアドレス情報とデータ情
報をシステムアドレスバスＢａ、 システムデータバス
Ｂ ｄ Ｋ送出ｔルだめのバス制御回路２ａと、システ
ムアドレスバスよシのアドレス情報をデコードするデコ
ーダ３ａと、システムデータバスＢｄよシのデータ情報
ヲラッチするラッチ回路４ａと、デコーダ３ａの出力で
データ情報をラッチ回路にラッチさせるとともに、 Ｃ
Ｐ Ｕｙ＋−１ｉｎに割込要求を出してＣＰＵｍ−１１
ｍよりの割込応答信号によりラッチ回路４＆にラッチさ
れたデータを割込ベクトルとしてＣＰＵｍ−１１８に入
力させる割込制御回路５ａ及び内部メモリ６ａで構成さ
れている。
とｒ ｅｐＨｍ−ｉ １ａよりアドレス情報とデータ情
報をシステムアドレスバスＢａ、 システムデータバス
Ｂ ｄ Ｋ送出ｔルだめのバス制御回路２ａと、システ
ムアドレスバスよシのアドレス情報をデコードするデコ
ーダ３ａと、システムデータバスＢｄよシのデータ情報
ヲラッチするラッチ回路４ａと、デコーダ３ａの出力で
データ情報をラッチ回路にラッチさせるとともに、 Ｃ
Ｐ Ｕｙ＋−１ｉｎに割込要求を出してＣＰＵｍ−１１
ｍよりの割込応答信号によりラッチ回路４＆にラッチさ
れたデータを割込ベクトルとしてＣＰＵｍ−１１８に入
力させる割込制御回路５ａ及び内部メモリ６ａで構成さ
れている。
上記バス制御回路２ａはＣＰＵｍ−１１ｍのアドレス情
報を受けるデコーダ７ ａ ＋デコーダ７ａの出力を受
けてトリガされるシングルショット回路８ｍ。
報を受けるデコーダ７ ａ ＋デコーダ７ａの出力を受
けてトリガされるシングルショット回路８ｍ。
さらにそのシングルショット回路８ａの出力でセットさ
れるフリップフロップ回路９ａ・１０ａ。
れるフリップフロップ回路９ａ・１０ａ。
システムアドレスバスＢａ及びシステムデータバスＢｄ
の関用権を確保するための優先権デジー回路ｔ１ａ及び
システムアドレスバスＢａ・システムデータバスＢｄと
内部アドレスバスｂａａ内ｉデータバスｂｄａ間に接続
されるバストライバ１２ａ・７３ａ等で構成されている
。バスドライバ１２８４１３ａは優先権デジー回路１１
ａよりシステムバス使用ＯＫ信号が出ているとｃｐｕａ
−１１Ｂのアドレス情報・データ情報をシステムアドレ
スバスＢａ、システムデータバスＢｄにそれぞれ出力す
るようになっている。
の関用権を確保するための優先権デジー回路ｔ１ａ及び
システムアドレスバスＢａ・システムデータバスＢｄと
内部アドレスバスｂａａ内ｉデータバスｂｄａ間に接続
されるバストライバ１２ａ・７３ａ等で構成されている
。バスドライバ１２８４１３ａは優先権デジー回路１１
ａよりシステムバス使用ＯＫ信号が出ているとｃｐｕａ
−１１Ｂのアドレス情報・データ情報をシステムアドレ
スバスＢａ、システムデータバスＢｄにそれぞれ出力す
るようになっている。
また優先権デジー回路１１ａはインバータ１４ａ・１５
ａ、ゲート回路１６Ｂ・１７Ｂとで構成されている。
ａ、ゲート回路１６Ｂ・１７Ｂとで構成されている。
データ処理部ｐｕｂは図に示すようにデータ処理部ｐｕ
ａとまったく同様の回路部より構成されている。
ａとまったく同様の回路部より構成されている。
次に以上のように構成される実施例のデータ処理システ
ムにおいて、あるデータ処理部のｃｐｕから他のデータ
処理部のｃｐｕに割込をかける場合の動作について説明
する。１例としてＣｐ ｕ ｍ−，１１ａからｃｐｕｍ
ｌｂに割込をかける場合について説明する。
ムにおいて、あるデータ処理部のｃｐｕから他のデータ
処理部のｃｐｕに割込をかける場合の動作について説明
する。１例としてＣｐ ｕ ｍ−，１１ａからｃｐｕｍ
ｌｂに割込をかける場合について説明する。
ｅ ｐ ｕ ｍ −１ｉ ＆は通常デコーダ回路７ａに
より、メモリ６ａをアクセスしているが、他のデ−夕処
理部のｃｐｕに割込をかける場合には内部アドレスバス
ｂａａに割込相手ＣＰｔ１” １ ｂのアドレス（第２
図〔ａ〕参照）を、内部データバス２・ｂｄａに自己の
すなわちＣｐｕｍ−１１Ｂのアドレス（第２図（ｂ〕参
照）を出力する。内部アドレスバスｂａａのアドレス情
報によりデ：ｌ−ダ７ａのＳ側端に出力が導出されシン
グルショット回路８ａがトリガされ、シングルショット
回路８ａの出力端すなわち信号線ＡにＬ（ロー）レベル
信号（第２図〔Ｃ〕参照）が得られる。そのためこのＬ
信号により、フリップフロッグ回路−がセットされ、さ
らにそのＱ出力によりシステムロックφ（第２図（ｄ）
参照）の立上りでクリップフロップ回路１ ｏａがセッ
トされる。クリップフロップ回路９ａ・ｉ ０ａがセッ
トされるとゲート回路１８ａの出力かＬレベルとなるの
でｅｐｕｍ−１ｉ＆のＲＥＡＤＹ信号がＬレベルとなり
、（第２図（ｆ）参照）ｃｐｕｍ−１１８はｃｐｕｍｌ
ｂへの割込動作か終了する１で待機状態となる。
より、メモリ６ａをアクセスしているが、他のデ−夕処
理部のｃｐｕに割込をかける場合には内部アドレスバス
ｂａａに割込相手ＣＰｔ１” １ ｂのアドレス（第２
図〔ａ〕参照）を、内部データバス２・ｂｄａに自己の
すなわちＣｐｕｍ−１１Ｂのアドレス（第２図（ｂ〕参
照）を出力する。内部アドレスバスｂａａのアドレス情
報によりデ：ｌ−ダ７ａのＳ側端に出力が導出されシン
グルショット回路８ａがトリガされ、シングルショット
回路８ａの出力端すなわち信号線ＡにＬ（ロー）レベル
信号（第２図〔Ｃ〕参照）が得られる。そのためこのＬ
信号により、フリップフロッグ回路−がセットされ、さ
らにそのＱ出力によりシステムロックφ（第２図（ｄ）
参照）の立上りでクリップフロップ回路１ ｏａがセッ
トされる。クリップフロップ回路９ａ・ｉ ０ａがセッ
トされるとゲート回路１８ａの出力かＬレベルとなるの
でｅｐｕｍ−１ｉ＆のＲＥＡＤＹ信号がＬレベルとなり
、（第２図（ｆ）参照）ｃｐｕｍ−１１８はｃｐｕｍｌ
ｂへの割込動作か終了する１で待機状態となる。
一方優先権デジー回路１１ａに入力されるＤＰ８１．−
ｔは、優先権デジーチェーン信号であり、この信号がＬ
レベルの場合にはｅｐｕｍ−１１ａ以降のｃｐｕがシス
テムバスＢａ、Ｂｄを使用可能であることを示している
。逆にこの信号がＨ（ハイ）レベルの場合はＣｐ ｕ
ｍ −１１８以降のｃｐｕはシステムバスＢａ−Ｂｄを
使用することができない。し１こがってＤＰ８Ｉｒｎ−
１がＨ（＝、ｇ号の場合は通常り信号となるまで待機す
ることになる０ 今Ｄ Ｐ Ｓ Ｉ ｍ −１がＬ信号であるとすると、
フリップフロップ回路１０ａのセットで７リンプフロン
グ回路１０ａのＱ出力のＬ信号がゲート回路１６ａに加
えられ、ゲート回路１６ａにＨ信号が出力される。すな
わちＤ Ｐ ８０−− ｌがＨ信号となり次段以降のｃ
ｐｕによるシステムバスＢａ −Ｂｄの使用が禁止され
る。
ｔは、優先権デジーチェーン信号であり、この信号がＬ
レベルの場合にはｅｐｕｍ−１１ａ以降のｃｐｕがシス
テムバスＢａ、Ｂｄを使用可能であることを示している
。逆にこの信号がＨ（ハイ）レベルの場合はＣｐ ｕ
ｍ −１１８以降のｃｐｕはシステムバスＢａ−Ｂｄを
使用することができない。し１こがってＤＰ８Ｉｒｎ−
１がＨ（＝、ｇ号の場合は通常り信号となるまで待機す
ることになる０ 今Ｄ Ｐ Ｓ Ｉ ｍ −１がＬ信号であるとすると、
フリップフロップ回路１０ａのセットで７リンプフロン
グ回路１０ａのＱ出力のＬ信号がゲート回路１６ａに加
えられ、ゲート回路１６ａにＨ信号が出力される。すな
わちＤ Ｐ ８０−− ｌがＨ信号となり次段以降のｃ
ｐｕによるシステムバスＢａ −Ｂｄの使用が禁止され
る。
一方フリップ７０ツブ回路ｉ ＤａのＱ出力、インバー
タ１４ａ・１５ａの出力によりゲート回路１７＆の出力
がＬレベルとなり、このＬ信号（第２図（ｅ、ｌ参照）
か信号線Ｂによりバスドライバ回路１２ａ・１５ａに加
えられ、バスドライノく１２ａ・１５ａが開らかられる
０すなわちＣｐ ｕ ｍ −１ｉ ａにシステムバスＢ
ａ−Ｂｄの使用権か与えられる０その結果、 ｅ ｐ
ｕ ｍ −１１８のアドレス情報（ｃｐｕｍｌｂのアド
レス）が内部アドレスバスｂａａ、バス）”ｌバ１２ａ
’に介してシステムアドレスバスＢａに（第２図（ｇ）
参照） 、 Ｃｐ ｕ ｍ−１１Ｂのデータ情報（ｃｐ
ｕｍ −１１ａのアドレス）が内部データバスｂ ｄ
ａ。
タ１４ａ・１５ａの出力によりゲート回路１７＆の出力
がＬレベルとなり、このＬ信号（第２図（ｅ、ｌ参照）
か信号線Ｂによりバスドライバ回路１２ａ・１５ａに加
えられ、バスドライノく１２ａ・１５ａが開らかられる
０すなわちＣｐ ｕ ｍ −１ｉ ａにシステムバスＢ
ａ−Ｂｄの使用権か与えられる０その結果、 ｅ ｐ
ｕ ｍ −１１８のアドレス情報（ｃｐｕｍｌｂのアド
レス）が内部アドレスバスｂａａ、バス）”ｌバ１２ａ
’に介してシステムアドレスバスＢａに（第２図（ｇ）
参照） 、 Ｃｐ ｕ ｍ−１１Ｂのデータ情報（ｃｐ
ｕｍ −１１ａのアドレス）が内部データバスｂ ｄ
ａ。
バスドライバ１３ａ’ｒ介してシステムクロック（スＢ
ｄに（第２図〔１１〕参照）それぞれ出力される０ゲ一
ト回Ｅｉ１７ａの出力信号の立上りでクリップ７０ング
回路９ｄがリセットされるため、システムクロックφの
立上りで、ゲート回ｇｉｓａの出力がＨ−は号となり、
シＴこがってｃ ｐ ｕ ｍ −ｔ １ａのＲＥ Ａ
Ｄ Ｙ信号もＨ信号（第２図（ｆ）参照）となりＣｐ
ｕ ｍ −１１８が動作を開始する。以上でＣｌ） ｕ
ｍ −１１ａの割込動作は終了し、ｃｐｕｍ −１ｉ
ａは以後内部処理に移る０他方、ｃｐｕｍｌｂでは、
システムバスＢａの情報をデコーダ３ｂで常にデコード
しているので。
ｄに（第２図〔１１〕参照）それぞれ出力される０ゲ一
ト回Ｅｉ１７ａの出力信号の立上りでクリップ７０ング
回路９ｄがリセットされるため、システムクロックφの
立上りで、ゲート回ｇｉｓａの出力がＨ−は号となり、
シＴこがってｃ ｐ ｕ ｍ −ｔ １ａのＲＥ Ａ
Ｄ Ｙ信号もＨ信号（第２図（ｆ）参照）となりＣｐ
ｕ ｍ −１１８が動作を開始する。以上でＣｌ） ｕ
ｍ −１１ａの割込動作は終了し、ｃｐｕｍ −１ｉ
ａは以後内部処理に移る０他方、ｃｐｕｍｌｂでは、
システムバスＢａの情報をデコーダ３ｂで常にデコード
しているので。
ｅｐｕｍ−１１＆よりシステムアドレスバスＢａ。
に送出されたＣｐｕｍｌｂのアドレスをキャッチすると
、デコーダ３ｂはその出力にＬレベル信号を出力する。
、デコーダ３ｂはその出力にＬレベル信号を出力する。
（第２図〔１〕参照）。
上記Ｌレベル信号により、フリップフロップ回路１９ｂ
がセットされ、その出力信号（第２図（ｊ）参照）がｃ
ｐｕｍｉｂのＩＲＱ端子に加えられＣＰｕｍ１ｂに割込
要求がなされる０さらにデコーダ５ｂの出力がラッチ回
路４ｂに加えられているので、この信号の立上りでシス
テムデータバスＢｄのデータかラッチ回路４ｈにセット
されるＯｃｐｕｍｔｂは割込を受付けるとＩＡＣＫ端子
よりＬ信号を出力（第２図（ｋ）参照）しこのＬ信号が
ラッチ回路４ｂに加えられ、ラッチ回路４ｂにセットさ
れているｃｐｕｍ−ｒｉｌ＆のアドレスがベクトルアド
レスとして内部データバスｂｄｂを介してＣｐｕｍｌｂ
に取り込１れる（第２図〔１〕参照）。そしてＣｐｕｍ
ｉ ｂのＩｌ’ＬＱ出力の立上り信号で７リツプ回路
１９ｂがリセントされ割込の受付が終了する。
がセットされ、その出力信号（第２図（ｊ）参照）がｃ
ｐｕｍｉｂのＩＲＱ端子に加えられＣＰｕｍ１ｂに割込
要求がなされる０さらにデコーダ５ｂの出力がラッチ回
路４ｂに加えられているので、この信号の立上りでシス
テムデータバスＢｄのデータかラッチ回路４ｈにセット
されるＯｃｐｕｍｔｂは割込を受付けるとＩＡＣＫ端子
よりＬ信号を出力（第２図（ｋ）参照）しこのＬ信号が
ラッチ回路４ｂに加えられ、ラッチ回路４ｂにセットさ
れているｃｐｕｍ−ｒｉｌ＆のアドレスがベクトルアド
レスとして内部データバスｂｄｂを介してＣｐｕｍｌｂ
に取り込１れる（第２図〔１〕参照）。そしてＣｐｕｍ
ｉ ｂのＩｌ’ＬＱ出力の立上り信号で７リツプ回路
１９ｂがリセントされ割込の受付が終了する。
上記説明ではＣｐ ｕ ｍ −１１Ｂから、Ｃｐｕｍｌ
ｂに割込を行なう場合の動作について説明したか逆にｃ
ｐｕｍｌｂからＣｐｕｍ−１１ａに割込をかける場合、
あるいは他の任意のｃｐｕからその他のｃｐｕに割込を
かける場合も上記説明とまったく同様の動作となる。
ｂに割込を行なう場合の動作について説明したか逆にｃ
ｐｕｍｌｂからＣｐｕｍ−１１ａに割込をかける場合、
あるいは他の任意のｃｐｕからその他のｃｐｕに割込を
かける場合も上記説明とまったく同様の動作となる。
以上のように、この発明のデータ処理システムの割込方
式によれば１割込要求をなすｃｐｕが相手先ｃ ｐ ｕ
のアドレスをシステムアドレスバスに自己のアドレスを
システムデータバスに送出スルものであり１割込を受け
るｃｐｕはシステムアドレスバスの情報で自己への割込
要求を知りシステムデータバスの情報でどのｃｐｕから
割込要求があったかを知るものであり、従来のマルチデ
ータ処理システムの場合、スレーブｃｐｕＪの割込では
マスタｃｐｕによる割込テーブルの管理が必要であつ１
この（こ対し、この発明ではマスタｃｐｕによる管理か
１つたく不要であり、それゆえに割込解析に要する時間
も大幅に短縮され、直ちに割込ｃｐｕを知ることができ
るのでシステム全体のデータ処理速度を著しく向上でき
る。
式によれば１割込要求をなすｃｐｕが相手先ｃ ｐ ｕ
のアドレスをシステムアドレスバスに自己のアドレスを
システムデータバスに送出スルものであり１割込を受け
るｃｐｕはシステムアドレスバスの情報で自己への割込
要求を知りシステムデータバスの情報でどのｃｐｕから
割込要求があったかを知るものであり、従来のマルチデ
ータ処理システムの場合、スレーブｃｐｕＪの割込では
マスタｃｐｕによる割込テーブルの管理が必要であつ１
この（こ対し、この発明ではマスタｃｐｕによる管理か
１つたく不要であり、それゆえに割込解析に要する時間
も大幅に短縮され、直ちに割込ｃｐｕを知ることができ
るのでシステム全体のデータ処理速度を著しく向上でき
る。
第１図はこの発明の一実施例を示すデータ処理システム
のブロック図、第２図は第１図に示すデータ処理装置の
動作を説明するためのタイムチャートである。 Ｂａ蓚フシステムデータバ スｄ、アドレスデータバス ｐｕａ−ｐｕｂ；データ処理部 φ１妄システムクロンク信号線 １ａ−１ｂ；ｃｐｕ ２ａ・２ｂＨ内部メモリ ６ａ・ろｂ；デコーダ ４ａ・４ｂ−ラッチ回路 ５ａ・５ｂ、バス制御回路 ６ａ・６ｂ、割込制御回路 ７ａ・７ｂｉデコーダ ８ａ・３ｂ、シングルショット回路 ９Ｂ−９ｂ、１０ａ−１［］］’ｂ、１９Ｂ−１９ｂ；
フリップフロップ回 路１ａ・１１ｂ逼優先権デジ一回路 １２ａ・１２ｂ、１３ａ−１３ｂ；バスドライバ 特許出願人 立石電機株式会社 代理人 弁理士 中 村 茂 信
のブロック図、第２図は第１図に示すデータ処理装置の
動作を説明するためのタイムチャートである。 Ｂａ蓚フシステムデータバ スｄ、アドレスデータバス ｐｕａ−ｐｕｂ；データ処理部 φ１妄システムクロンク信号線 １ａ−１ｂ；ｃｐｕ ２ａ・２ｂＨ内部メモリ ６ａ・ろｂ；デコーダ ４ａ・４ｂ−ラッチ回路 ５ａ・５ｂ、バス制御回路 ６ａ・６ｂ、割込制御回路 ７ａ・７ｂｉデコーダ ８ａ・３ｂ、シングルショット回路 ９Ｂ−９ｂ、１０ａ−１［］］’ｂ、１９Ｂ−１９ｂ；
フリップフロップ回 路１ａ・１１ｂ逼優先権デジ一回路 １２ａ・１２ｂ、１３ａ−１３ｂ；バスドライバ 特許出願人 立石電機株式会社 代理人 弁理士 中 村 茂 信
Claims (1)
- （１）複数のデータ処理部がシステムバスを介して結合
されるデータ処理システムにおいて。 前記各データ処理部は、ＣＰＵと、とのＣＰＵよシ前記
システムバスにアドレス情報とデータ情報を送出するバ
ス制御回路部と、前記システムバスよりのアドレス情報
をデコードするデコーダと、前記システムバスよシのデ
ータ情報をラッチするラッチ回路と、前記デコーダより
の出力でデータ情報を前記ラッチ回路にラッチさせると
ともに、＠記ＣＰＵに割込要求を出してＣＰＵよりの割
込応答信号により前記ラッチ回路にラッチされたデータ
を割込ベク） ／Ｌ／とじてＣＰＵに入力させる割込制
御回路とを含み９割込要求をなす任意のデータ処理部の
ＣＰＵが前記パヌ制御回路の制御により前記システムバ
ス上に他のデータ処理部のＣＰＵのアドレスをアドレス
情報として送出するとともに自己のＣＰＵのアドレスを
データ情報として送出し、他のデータ処理部のＣＰＵは
システムバスよシのアドレス情報が自己のアドレスなら
前記割込制御回路により１割込を受付け、データ情報か
ら割込要求ＣＰＵを認識することを特徴とするデータ処
理システムの割込方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307582A JPS58178468A (ja) | 1982-04-14 | 1982-04-14 | デ−タ処理システムの割込方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307582A JPS58178468A (ja) | 1982-04-14 | 1982-04-14 | デ−タ処理システムの割込方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178468A true JPS58178468A (ja) | 1983-10-19 |
Family
ID=13218855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6307582A Pending JPS58178468A (ja) | 1982-04-14 | 1982-04-14 | デ−タ処理システムの割込方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178468A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157961A (ja) * | 1985-12-30 | 1987-07-13 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| JPS62243058A (ja) * | 1986-04-15 | 1987-10-23 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| US5481456A (en) * | 1990-09-04 | 1996-01-02 | Fuji Jukogyo Kabushiki Kaisha | Electronic control system having master/slave CPUs for a motor vehicle |
-
1982
- 1982-04-14 JP JP6307582A patent/JPS58178468A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157961A (ja) * | 1985-12-30 | 1987-07-13 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| JPH0323940B2 (ja) * | 1985-12-30 | 1991-04-02 | Fanuc Ltd | |
| JPS62243058A (ja) * | 1986-04-15 | 1987-10-23 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| US5481456A (en) * | 1990-09-04 | 1996-01-02 | Fuji Jukogyo Kabushiki Kaisha | Electronic control system having master/slave CPUs for a motor vehicle |
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