JPS6336543B2 - - Google Patents
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- Publication number
- JPS6336543B2 JPS6336543B2 JP58173575A JP17357583A JPS6336543B2 JP S6336543 B2 JPS6336543 B2 JP S6336543B2 JP 58173575 A JP58173575 A JP 58173575A JP 17357583 A JP17357583 A JP 17357583A JP S6336543 B2 JPS6336543 B2 JP S6336543B2
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- JP
- Japan
- Prior art keywords
- bus
- processor
- control circuit
- common bus
- internal
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- 230000004044 response Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はマルチプロセツサ構造の情報処理装置
に関し、特にプロセツサ内のバス・モードの制御
方法に関する。
に関し、特にプロセツサ内のバス・モードの制御
方法に関する。
マルチプロセツサの制御方式については従来か
ら種々の方式が採用されているが、本発明は第１
図に示すような、プロセツサユニツトPU１，PU
２……PUn内にメモリ（IM）、入出力制御部
（IOC）などを含み、それ自体で一つの処理系を
構成する複数のプロセツサユニツト、共通のメモ
リCMおよび共通バスの競合制御部を司る共通バ
ス制御回路CBCなどが一本の共通バスＣ―BUS
に接続され、各プロセツサユニツト間で通信を行
つたりプロセツサユニツトと共通メモリ間でアク
セスが実行されるような比較的規模の大きいマル
チプロセツサ構造におけるインターナルバス制御
方式に関するものである。
ら種々の方式が採用されているが、本発明は第１
図に示すような、プロセツサユニツトPU１，PU
２……PUn内にメモリ（IM）、入出力制御部
（IOC）などを含み、それ自体で一つの処理系を
構成する複数のプロセツサユニツト、共通のメモ
リCMおよび共通バスの競合制御部を司る共通バ
ス制御回路CBCなどが一本の共通バスＣ―BUS
に接続され、各プロセツサユニツト間で通信を行
つたりプロセツサユニツトと共通メモリ間でアク
セスが実行されるような比較的規模の大きいマル
チプロセツサ構造におけるインターナルバス制御
方式に関するものである。
この種のシステムにおいて、共通バスＣ―
BUSを専有できるのは同時にはただ一つのプロ
セツサユニツトのみであるが、PU１，PU２……
PUnの各プロセツサからの共通バスＣ―BUSア
クセス要求は同時に複数のプロセツサから発生す
ることがある。このＣ―BUSアクセス要求の競
合に対し優先順位付けを行いバス使用権を各プロ
セツサに付与するのが共通バス制御回路CBCで
ある。共通バスに接続されるプロセツサユニツト
の数が多く共通バスアクセス要求が輻湊した場
合、共通バス使用権を有していないプロセツサユ
ニツトの待時間が長くなることがある。
BUSを専有できるのは同時にはただ一つのプロ
セツサユニツトのみであるが、PU１，PU２……
PUnの各プロセツサからの共通バスＣ―BUSア
クセス要求は同時に複数のプロセツサから発生す
ることがある。このＣ―BUSアクセス要求の競
合に対し優先順位付けを行いバス使用権を各プロ
セツサに付与するのが共通バス制御回路CBCで
ある。共通バスに接続されるプロセツサユニツト
の数が多く共通バスアクセス要求が輻湊した場
合、共通バス使用権を有していないプロセツサユ
ニツトの待時間が長くなることがある。
一方、プロセツサユニツトPU１を例にとると、
プロセツサユニツト内のインターナルバスＩ―
BUS1に接続された入出力機器Ｉ／O1へのプロセ
ツサP1のアクセス形態を説明すると、まずプロ
セツサP1はバスＩ―BUS1を介してメモリIM1に
格納されている制御プログラムおよびデータ入出
力制御回路IOC1へ転送する旨の命令を送る
（Stepl）。また入出力制御回路IOC1にはメモリ
IM1から送出される内容を受け取るように命令す
る（Step2）。これによつてメモリIM1と入出力制
御回路IOC1とはダイレクトメモリアクセス
（DMA）転送を行なう（Step3）。ここでメモリ
IM1がダイナミツク形素子を使用している場合に
は、周期的にメモリIM1のリフレツシユが必要で
ある（Step4）。
プロセツサユニツト内のインターナルバスＩ―
BUS1に接続された入出力機器Ｉ／O1へのプロセ
ツサP1のアクセス形態を説明すると、まずプロ
セツサP1はバスＩ―BUS1を介してメモリIM1に
格納されている制御プログラムおよびデータ入出
力制御回路IOC1へ転送する旨の命令を送る
（Stepl）。また入出力制御回路IOC1にはメモリ
IM1から送出される内容を受け取るように命令す
る（Step2）。これによつてメモリIM1と入出力制
御回路IOC1とはダイレクトメモリアクセス
（DMA）転送を行なう（Step3）。ここでメモリ
IM1がダイナミツク形素子を使用している場合に
は、周期的にメモリIM1のリフレツシユが必要で
ある（Step4）。
Step3については入出力装置Ｉ／O1の転送速度
で定まる時間内にデータを転送することが要求さ
れる。またStep4についても、メモリIM1の素子
に定められた時間毎にリフレツシユを実行しない
とメモリ内容が消失してしまる。Step1および
Step2については待ち時間が発生してもStep3お
よびStep4のような外部条件に起因する問題は無
い。
で定まる時間内にデータを転送することが要求さ
れる。またStep4についても、メモリIM1の素子
に定められた時間毎にリフレツシユを実行しない
とメモリ内容が消失してしまる。Step1および
Step2については待ち時間が発生してもStep3お
よびStep4のような外部条件に起因する問題は無
い。
ここで、プロセツサユニツトPU1が共通バスＣ
―BUSアクセス権待ちの状態にある時、インタ
ーナルバスＩ―BUS1はP1に占有されており
Step3およびStep4のバスサイクルは実行できず
待ち時間が長くなるとメモリIM1内のデータの損
失および消滅が発生する。
―BUSアクセス権待ちの状態にある時、インタ
ーナルバスＩ―BUS1はP1に占有されており
Step3およびStep4のバスサイクルは実行できず
待ち時間が長くなるとメモリIM1内のデータの損
失および消滅が発生する。
このため従来は、コモンバス要求を行い共通バ
ス使用権を得てから共通バスサイクルを再起動す
るバスサイクル分離方式と、入出力制御回路IOC
内にデータ・バツフアメモリを持ちデータの損失
を防止する方式などが実施されているが、前者の
場合には共通バスアクセス時のパフオーマンスが
低下すること、後者の場合にはプロセツサの命令
構造が複雑になつたり、回路が増加し不経済とな
ることなどの欠点がある。
ス使用権を得てから共通バスサイクルを再起動す
るバスサイクル分離方式と、入出力制御回路IOC
内にデータ・バツフアメモリを持ちデータの損失
を防止する方式などが実施されているが、前者の
場合には共通バスアクセス時のパフオーマンスが
低下すること、後者の場合にはプロセツサの命令
構造が複雑になつたり、回路が増加し不経済とな
ることなどの欠点がある。
従つて本発明の目的は、パフオーマンスの低下
および命令構造の複雑化を起こすことなく経済的
なバス競合制御機能を有するプロセツサユニツト
を提供することにある。
および命令構造の複雑化を起こすことなく経済的
なバス競合制御機能を有するプロセツサユニツト
を提供することにある。
本発明によれば、インターナルバスを介してプ
ロセツサと接続されるインターナルメモリおよび
入出力制御回路を有し、共通バスに接続されるプ
ロセツサユニツトにおいて、このプロセツサが共
通バス使用許可待ちの間にプロセツサユニツト内
のインターナルメモリからのリフレツシユ要求ま
たは前記入出力制御回路からのアクセス要求に応
答してインターナルバス使用禁止信号を発生し、
このインターナルバス使用禁止信号発生中に前記
アクセス要求に応答したアクセス許可信号または
前記リフレツシユ要求に応答したリフレツシユ許
可信号のどちらか一方を発生する。インターナル
バス制御回路を設けたことを特徴とするバスサイ
クルスチール機能を有するプロセツサユニツトが
得られる。
ロセツサと接続されるインターナルメモリおよび
入出力制御回路を有し、共通バスに接続されるプ
ロセツサユニツトにおいて、このプロセツサが共
通バス使用許可待ちの間にプロセツサユニツト内
のインターナルメモリからのリフレツシユ要求ま
たは前記入出力制御回路からのアクセス要求に応
答してインターナルバス使用禁止信号を発生し、
このインターナルバス使用禁止信号発生中に前記
アクセス要求に応答したアクセス許可信号または
前記リフレツシユ要求に応答したリフレツシユ許
可信号のどちらか一方を発生する。インターナル
バス制御回路を設けたことを特徴とするバスサイ
クルスチール機能を有するプロセツサユニツトが
得られる。
次に本発明の一実施例を示す図面を参照して本
発明を詳細に説明する。
発明を詳細に説明する。
プロセツサユニツトPUnの構成ブロツク図を
示す第２図において、プロセツサユニツトPUn
はバスコントローラ１を介して共通バスＣ―
BUSと接続されている。プロセツサ２とインタ
ーナルバスＩ―BUSとの間にはインターナルバ
スＩ―BUSからのプロセツサ２を切離すことが
できるバスドライバ３が設けられている。インタ
ーナルバスに接続されたインターナルメモリ４お
よび入出力制御回路５は通常はプロセツサ２の制
御をうけて動作する。
示す第２図において、プロセツサユニツトPUn
はバスコントローラ１を介して共通バスＣ―
BUSと接続されている。プロセツサ２とインタ
ーナルバスＩ―BUSとの間にはインターナルバ
スＩ―BUSからのプロセツサ２を切離すことが
できるバスドライバ３が設けられている。インタ
ーナルバスに接続されたインターナルメモリ４お
よび入出力制御回路５は通常はプロセツサ２の制
御をうけて動作する。
これらの回路に接続されたインターナルバス制
御回路６は、プロセツサ２が共通バス使用権獲得
待ち（CB WAIT）状態で入出力制御回路５から
のDMA要求信号（DMARQ１〜ｎ）又はインタ
ーナルメモリ４からのリフレツシユ要求信号
（REFRQ）が発生するとインターナルバス使用
禁止信号（BI―NH）を発生してプロセツサ２の
待ち時間を伸ばすとともにバスドライバ３をフロ
ーテイングさせてプロセツサ２をインターナルバ
スＩ―BUSから切離しDMA又はリフレツシユサ
イクルを起動する。
御回路６は、プロセツサ２が共通バス使用権獲得
待ち（CB WAIT）状態で入出力制御回路５から
のDMA要求信号（DMARQ１〜ｎ）又はインタ
ーナルメモリ４からのリフレツシユ要求信号
（REFRQ）が発生するとインターナルバス使用
禁止信号（BI―NH）を発生してプロセツサ２の
待ち時間を伸ばすとともにバスドライバ３をフロ
ーテイングさせてプロセツサ２をインターナルバ
スＩ―BUSから切離しDMA又はリフレツシユサ
イクルを起動する。
プロセツサ２が共通バス待ち状態でない時に
は、DMARQ１〜ｎおよびREFRQ信号を受ける
とプロセツサ２にホールド要求信号（HLRQ）
を送出し、プロセツサ２がホールド状態になると
DMA又はリフレツシユサイクルを起動する。
は、DMARQ１〜ｎおよびREFRQ信号を受ける
とプロセツサ２にホールド要求信号（HLRQ）
を送出し、プロセツサ２がホールド状態になると
DMA又はリフレツシユサイクルを起動する。
次にこの回路の動作を更に第３図を参照して説
明する。第３図は、プロセツサ２が共通バスをア
クセスする命令サイクルを開始し共通バス使用要
求信号（CBRQ）をオンとし共通バス使用許可信
号CBENがオンとなるまで待ち状態となつている
時に、入出力制御回路５からのDMA要求
DMARQとメモリ４からのリフレツシユ要求
REFRQとが相次いでオンとなり、DMAサイク
ルとリフレツシユサイクルが割込んで実行された
場合のタイミングチヤートを示している。
明する。第３図は、プロセツサ２が共通バスをア
クセスする命令サイクルを開始し共通バス使用要
求信号（CBRQ）をオンとし共通バス使用許可信
号CBENがオンとなるまで待ち状態となつている
時に、入出力制御回路５からのDMA要求
DMARQとメモリ４からのリフレツシユ要求
REFRQとが相次いでオンとなり、DMAサイク
ルとリフレツシユサイクルが割込んで実行された
場合のタイミングチヤートを示している。
プロセツサ２が許可信号（CBEN）待ちの状態
で入出力制御回路５からのDMA要求信号
（DMARQ）が送出されるとインターナルバス制
御回路６は許可信号（CBEN）がオンかオフかを
判定してこれがオフの場合はインターナルバス使
用禁止信号（BINH）をオンとすると共にDMA
許可信号（DM―AAK）をオンとしDMAサイク
ルを入出力制御回路５に与える。プロセツサ２は
BINHがオンであるので待ち状態を継続する。一
方、バスドライバ３はBINH信号によりフローテ
イング状態となりプロセツサ２はバスＩ―BUS
から解放される。IBCはDMAサイクルの終りで
他のDMA要求信号（DM―ARQ）とリフレツシ
ユ要求信号（REFRQ）とがオンとなつていない
か判定する。第３図の例ではRE―FRQ信号がオ
ンであるため引続いてリフレツシユ許可信号
（REFAK）をオンとしてリフレツシユサイクル
をメモリ４に与える。この時BINH信号はオン状
態のままとなりプロセツサ２は待ち状態を継続す
る。インターナルバス制御回路６はリフレツシユ
サイクルが終了すると、他のDMARQ信号はオ
フであるため、BINH信号をオフとし、プロセツ
サ２の待ち状態は解除される。従つてバスドライ
バ３はイネーブルとなる。この時点で共通バス使
用許可信号（CBEN）はすでにオンとなつてい
る。ここでプロセツサ２は共通バス使用権を得
て、プロセツサ２のバス信号がバスコントローラ
１を介して共通バスＣ―BUSに出力され、共通
バスアクセスサイクルが実行される。
で入出力制御回路５からのDMA要求信号
（DMARQ）が送出されるとインターナルバス制
御回路６は許可信号（CBEN）がオンかオフかを
判定してこれがオフの場合はインターナルバス使
用禁止信号（BINH）をオンとすると共にDMA
許可信号（DM―AAK）をオンとしDMAサイク
ルを入出力制御回路５に与える。プロセツサ２は
BINHがオンであるので待ち状態を継続する。一
方、バスドライバ３はBINH信号によりフローテ
イング状態となりプロセツサ２はバスＩ―BUS
から解放される。IBCはDMAサイクルの終りで
他のDMA要求信号（DM―ARQ）とリフレツシ
ユ要求信号（REFRQ）とがオンとなつていない
か判定する。第３図の例ではRE―FRQ信号がオ
ンであるため引続いてリフレツシユ許可信号
（REFAK）をオンとしてリフレツシユサイクル
をメモリ４に与える。この時BINH信号はオン状
態のままとなりプロセツサ２は待ち状態を継続す
る。インターナルバス制御回路６はリフレツシユ
サイクルが終了すると、他のDMARQ信号はオ
フであるため、BINH信号をオフとし、プロセツ
サ２の待ち状態は解除される。従つてバスドライ
バ３はイネーブルとなる。この時点で共通バス使
用許可信号（CBEN）はすでにオンとなつてい
る。ここでプロセツサ２は共通バス使用権を得
て、プロセツサ２のバス信号がバスコントローラ
１を介して共通バスＣ―BUSに出力され、共通
バスアクセスサイクルが実行される。
プロセツサ２の共通バス使用要求信号
（CBRQ）が許可信号（CBEN）がオンの時に発
生した場合には、プロセツサ２は直ちに共通バス
アクセスサイクルが実行できる。この共通バスア
クセスサイクル実行中にDMA要求信号
（DMARQ），およびリフレツシユ要求信号
（REFRQ）が発生した場合には、インターナル
バス制御回路６はプロセツサ２に対してホールド
要求信号（HLRQ）をオンとして共通バスアク
セスサイクル実行後にプロセツサ２がホールド状
態となつてからDMA又はリフレツシユサイクル
を実行する。
（CBRQ）が許可信号（CBEN）がオンの時に発
生した場合には、プロセツサ２は直ちに共通バス
アクセスサイクルが実行できる。この共通バスア
クセスサイクル実行中にDMA要求信号
（DMARQ），およびリフレツシユ要求信号
（REFRQ）が発生した場合には、インターナル
バス制御回路６はプロセツサ２に対してホールド
要求信号（HLRQ）をオンとして共通バスアク
セスサイクル実行後にプロセツサ２がホールド状
態となつてからDMA又はリフレツシユサイクル
を実行する。
共通バス使用要求信号（CBRQ）がオンとなる
とバスコントローラ１は共通バス制御回路CBC
に対して共通バス使用要求信号（BRQn）を発行
する。共通バス制御回路CBCは定められた共通
バス使用権優先順位に従い共通バス使用権がプロ
セツサユニツトPUnに与えられた時に共通バス
使用許可信号（BACKn）を返す。バスコントロ
ーラ１は、ACKnがオンとなると内部の共通バス
使用許可信号をオンとし共通バス使用権が得られ
たことをインターバス制御回路６に通知する。
とバスコントローラ１は共通バス制御回路CBC
に対して共通バス使用要求信号（BRQn）を発行
する。共通バス制御回路CBCは定められた共通
バス使用権優先順位に従い共通バス使用権がプロ
セツサユニツトPUnに与えられた時に共通バス
使用許可信号（BACKn）を返す。バスコントロ
ーラ１は、ACKnがオンとなると内部の共通バス
使用許可信号をオンとし共通バス使用権が得られ
たことをインターバス制御回路６に通知する。
以上の説明から、本発明によるバス制御方式に
おいては、プロセツサが共通バス使用権待ちの状
態を継続してもデータの損失が発生しないため、
一度バス使用権を得たプロセツサはバス使用権を
そのシステムで許される時間の範囲で保持し続け
他のプロセツサを強制的に待たせることも可能で
ある。又、共通バス上のプロセツサ数の制限は電
気的条件を考慮しなければ大幅に緩和されること
になる。
おいては、プロセツサが共通バス使用権待ちの状
態を継続してもデータの損失が発生しないため、
一度バス使用権を得たプロセツサはバス使用権を
そのシステムで許される時間の範囲で保持し続け
他のプロセツサを強制的に待たせることも可能で
ある。又、共通バス上のプロセツサ数の制限は電
気的条件を考慮しなければ大幅に緩和されること
になる。
本発明は以上説明したようにプロセツサがＣ―
BUS使用権獲得の待ち状態において、DMAサイ
クルやリフレツシユサイクル等の内部バスサイク
ルを実行できる構造とすることにより、バス使用
効率の高い、経済的なマルチプロセツサシステム
が構築できる。
BUS使用権獲得の待ち状態において、DMAサイ
クルやリフレツシユサイクル等の内部バスサイク
ルを実行できる構造とすることにより、バス使用
効率の高い、経済的なマルチプロセツサシステム
が構築できる。
第１図はマルチプロセツサシステムの回路構成
を示す図、第２図は本発明の一実施例によるプロ
セツサシステムを示す図、第３図はプロセツサシ
ステムの動作を説明するタイムチヤートである。 １……バスコントローラ、２……プロセツサ、
３……バスドライバ回路、４……インターナルメ
モリ、５……入出力制御回路、６……インターナ
ルバス制御回路。
を示す図、第２図は本発明の一実施例によるプロ
セツサシステムを示す図、第３図はプロセツサシ
ステムの動作を説明するタイムチヤートである。 １……バスコントローラ、２……プロセツサ、
３……バスドライバ回路、４……インターナルメ
モリ、５……入出力制御回路、６……インターナ
ルバス制御回路。
Claims (1)
- 【特許請求の範囲】 １ インターナルバスを介してプロセツサと接続
されるインターナルメモリおよび入出力制御回路
を有し、共通バスに接続されるプロセツサユニツ
トにおいて、 前記共通バス使用許可待ちの間に前記インター
ナルメモリからのリフレツシユ要求または前記入
出力制御回路からのアクセス要求に応答してイン
ターナルバス使用禁止信号を発生し、このインタ
ーナルバス使用禁止信号発生中に前記アクセス要
求に応答したアクセス許可信号または前記リフレ
ツシユ要求に応答したリフレツシユ許可信号のど
ちらか一方を発生するインターナルバス制御回路
を設けたことを特徴とするバスサイクルスチール
機能を有するプロセツサユニツト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357583A JPS6065366A (ja) | 1983-09-20 | 1983-09-20 | バスサイクルスチ−ル機能を有するプロセツサユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357583A JPS6065366A (ja) | 1983-09-20 | 1983-09-20 | バスサイクルスチ−ル機能を有するプロセツサユニツト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065366A JPS6065366A (ja) | 1985-04-15 |
| JPS6336543B2 true JPS6336543B2 (ja) | 1988-07-20 |
Family
ID=15963102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17357583A Granted JPS6065366A (ja) | 1983-09-20 | 1983-09-20 | バスサイクルスチ−ル機能を有するプロセツサユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06116966A (ja) * | 1992-10-08 | 1994-04-26 | Natl House Ind Co Ltd | Ｐｃ基礎セット治具 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266655A (ja) * | 1988-04-19 | 1989-10-24 | Mitsubishi Electric Corp | バス中継回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470742A (en) * | 1977-11-16 | 1979-06-06 | Matsushita Electric Ind Co Ltd | Data bus control system |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
-
1983
- 1983-09-20 JP JP17357583A patent/JPS6065366A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470742A (en) * | 1977-11-16 | 1979-06-06 | Matsushita Electric Ind Co Ltd | Data bus control system |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06116966A (ja) * | 1992-10-08 | 1994-04-26 | Natl House Ind Co Ltd | Ｐｃ基礎セット治具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065366A (ja) | 1985-04-15 |
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