JPS5825299B2 - メモリ制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は主記憶装置へのアクセス要求受付は制御方式に
関する。

一般に、複数のデータ処理装置（ＣＰＵ）を結合シタ、
いわゆるマルチプロセッシングシステムに於いては、各
ＣＰＵからの主記憶装置へのアクセス要求の間に競合が
生ずる。

この時、受付けられなかった要求は主記憶装置が次の受
付は可能な状態になるまで、即ち、１メモリサイクルの
間、待たされ、そこで他の要求に打ち勝てば、初めて受
付けられる。

この間、このアクセス要求を出したＣＰＵは主記憶装置
にアクセス要求を出したままの状態であって、みかけ上
、主記憶装置のアクセス時間が長くなったような動作と
なる。

ＣＰＵから主記憶装置へのアクセス要求を出す要因には
、命令読出し、オペランド読出し、演算結果の格納、及
び入出力装置との間のデータ転送等がある。

入出力装置とのデータ転送はデータ転送装置（チャネル
）により制御されるが、これによる主記憶装置へのアク
セス要求は一定の時間内に受付けることが必要となり、
ＣＰＵ内では命令読出し等より優先順位が高くしである
。

然るに、あるＣＰＵから命令読出し要因によって主記憶
装置に出したアクセス要求が、他のＣＰＵのアクセス要
求によりその受付けが待たされるような場合には、待た
されている間に発生したチャネルからのアクセス要求は
他のＣＰＵのアクセス終了後に受付けられる命令読出し
要求終了後に、初めて受付けられることになる。

本発明の目的は、他のＣＰＵのアクセス終了後に可能な
限り、チャネルのアクセス要求が命令読出し要求を追い
越して受付けられるようにすることにより、上述した従
来方式の問題点を解決することにある。

本発明は、この目的を達成するために、主記憶装置はア
クセス要求受付は後、一定時間の間にＣＰＵによるアク
セス要求に対して拒否信号を送出し、この信号を受は取
ったＣＰＵは、ＣＰＵ内部でのアクセス要因を調べ直し
、より優先順位の高Ｇ要因があれば、その要因により再
度主記憶装置にアクセス要求を出すようにする。

以下、実施例により本発明の内容を詳細に説明する。

第１図は本発明の一実施例である。

図において、１，２はＣＰＵであり、３は主記憔装置（
以下メモリと略す）である。

ＣＰＵ１は刊ネル４からのメモリ３へのアクセス要求フ
リップフロップ５と命令読出しやオペランド読出しさら
に演算結果の格納等によるアクセス要求を示すフリップ
フロップ６の両要求の間で優先順位をとりメモリ３への
アクセス要求フリップフロップ９をセットしてメモリ３
にアクセス要求を出す。

フリップフロップ８は１′の時にフリップフロップ９に
セットされたアクセス要求がフリップフロップ５による
ものであることを示す。

この出力はメモリ３へのアドレス、データ、コントロー
ル信号の選択等に甲いられるが、図では省略しである。

フリップフロップ８が”０′”の時はフリップフロップ
６の要求が処理中であることを示す。

フリップフロップ１０は、フリップフロップ９がセット
される時にセットされ、ＣＰＵ１からメモリ３ヘアクセ
スが行なわれていることを示す。

フリップフロップ１１はフリップフロップ１０のディレ
ィフリップフロップである。

この出力はインバータ１２からＯＲゲ′−ト１３に入力
される。

ゲ゛−ト１３の出力はフリップフロップ８，９．１０の
サンプル許可信号になる。

フリップフロップ９の出力はメモリ３の受付は回路１５
に入力される。

まず、ＣＰＵ２からのアクセス要求がない時にフリップ
フロップ９がチャネル４の要求によりセットされた場合
について説明する。

フリップフロップ５が”１°゛になるとＯＲゲ゛−ドア
の出力が゛°１パになる。

この時、フリップフロップ１１は″０パだから、ケート
１３の出力は゛°１パになり、フリップフロップ８，９
．１０のサンプル条件は成立している。

したがって、第２図ａに示すようにフリップフロップ８
，９．１０は一斉に”１パになる１半マシンサイクル遅
れてフリップフロップ１１も°１”になり、次のマシン
サイクルでのサンプルを禁１トする。

メモリ３では、この要求を即受付けて受付は信号２１を
返す。

ＣＰＵＩではこれを受は取ると無条件にフリップフロッ
プ９をリセットし同時に、フリップフロップ８が１′′
ゆえ、フリップフロップ５もリセットする。

アクセスが終了すると終了報告がメモリ３からＣＰＵ１
に送られ、フリップフロップ１０がリセットされ、次い
でフリップフロップ１１がリセットされて最初の状態に
戻る。

終了信号は図では省略しである。終了報告と同時に、読
出しアクセス時には読出しデータがＣＰＵ１に送られる
。

フリップフロップ６によるアクセス動作も同様にして行
なわれる。

７ 次に、ＣＰＵ２からのアクセス要求がある場合を説
明する。

ＣＰＵＩのアクセス要求とＣＰＵ２の要求が同時に来た
時は、直前に受付けた側と逆のＣＰＵに対して受付ける
ように受付は回路１５は動作する。

この時、ＣＰＵ２が受付けられたか、或い１は、既にＣ
ＰＵ２のアクセスが実行されている時にＣＰＵ１からア
クセス要求が来た時は、受付は回路では受付は信号２１
を返さないで、信号２２を返す。

即ち、ＣＰＵ２が受付けられたことにより、信号２１を
抑えるとともに、フリップフロップ１６；がセットされ
る。

ＣＰＵ１からのアクセス要求信号はディレィ回路１７．
１８によりゲート１９にパルスを発生させる。

このパルスはフリップフロップ１６の出力とゲート２０
により論理積がとられて、拒否信号２２となり、これが
ＣＰＵ１に、受付は信号２１の代わりとして送られる。

ＣＰＵ１では信号２２を受取ると同期化回路１４により
位相を整えた後に、このパルスをＯＲゲート１３に入力
する。

このゲ゛−ト出力は上述したようにフリップフロップ８
，９．１０のサンプル条件になっているから、改めてフ
リップフロップ５と６の状態をフリップフロップ８，９
．１０に反映することになる。

したがって、第２図すに示すようにフリップフロップ６
が１”にセットされた後で１゛にセットされたフリップ
フロップ５によるアクセス要求が、ＣＰＵ２のアクセス
終了後に受付は可能となる。

即ち、フリップフロップ５がフリップフロップ６を追い
越したことになる。

フリップフロップ１６は、ＣＰＵ２のアクセス終了によ
り、受付は回路１５が次の受付は開始する以前に、ＣＰ
Ｕ１での拒否信号２１による一連の動作結果がメモリ３
へのインタフェースに正しく反映されるに十分な時間余
裕をもつ位相でリセットされる。

以上述べたように、不発明によれば、主記憶装置に一定
時間の間、現在サービス中以外のＣＰＵからのアクセス
要求に対し、拒否信号を送るようにしたので、該信号を
受は取ったＣＰＵでは、最初のアクセス要求送出後に発
生したより高優先度のアクセス要因により最初のアクセ
ス要因を良越すことができる。

なお、実施例では２台のＣＰＵによるマルチプロセッシ
ングシステムについて説明したが、これは３台以上にも
適用できることは明らかである。

また、マルチプロセッシングシステムでなくても、主記
憶装置に複数のアクセス要求が来て、且つ、その要求元
が複数のアクセス要因を有しているシステムであれば本
発明によるメモリ制御方式が有効に適用できることも明
白である。

さらに、本発明によるメモリ制御方式を多段に組合わせ
て、複数レベルの優先回路を持つ制御系を構成すること
のできることも明らかであろう。

【図面の簡単な説明】

第１図は本発明によるメモリ制御方式の一実施例の構成
図、第２図はそれの動作タイムチャートである。 １．２・・・・・・ＣＰＵ、３・・・・・・主記憶装置
、４ ・・・チャネル、５〜６，８〜１１・・・・・・
フリップフロップ、１４・・・・・・同期化回路、１５
・・・・・・受付は回路、１６・・・・・・フリップフ
ロップ。

Claims (1)

【特許請求の範囲】
1. １ 複数のメモリアクセス要因の間で優先順位ををとっ
   てその一つを選択してメモリアクセス要求信号を発生す
   る少なくとも一個の第一優先回路と前記回路とは別のメ
   モリアクセス要因信号を発生する少なくとも一個の他の
   回路と、前記第一優先回路および他の回路から発生され
   るメモリアクセス要求信号の間で優先順位をとってメモ
   リアクセス指令を出す第二優先回路とから成るシステム
   において、第一優先回路からアクセス要求信号が第二優
   先回路に送られたときに、他回路からのアクセス要求信
   号と競合が生じ、第二優先回路が他回路からのアクセス
   要求信号を受付けたか、あるいは既に他回路からのアク
   セス要求信号が受付けられてメモリアクセス開始後一定
   時間内であるかの場合には、第二優先回路から第一優先
   回路に拒否信号を送出し以て該信号により第一優先回路
   が改めて優先順位をとることができるようにしたことを
   特徴とするメモリ制御方式。