JPH04333962A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH04333962A JPH04333962A JP3105356A JP10535691A JPH04333962A JP H04333962 A JPH04333962 A JP H04333962A JP 3105356 A JP3105356 A JP 3105356A JP 10535691 A JP10535691 A JP 10535691A JP H04333962 A JPH04333962 A JP H04333962A
- Authority
- JP
- Japan
- Prior art keywords
- test
- processor
- data area
- processors
- shared data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 31
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサシステ
ムにおけるメモリ制御方式に関する。
ムにおけるメモリ制御方式に関する。
【０００２】
【従来の技術】従来、この種のメモリ制御方式では、複
数のプロセッサで共通のデータファイルを単一の共通メ
モリに格納し、各プロセッサからの共通メモリへのアク
セス要求を競合整理し、時分割にアクセスする構成を採
っている。
数のプロセッサで共通のデータファイルを単一の共通メ
モリに格納し、各プロセッサからの共通メモリへのアク
セス要求を競合整理し、時分割にアクセスする構成を採
っている。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
制御方式では、各プロセッサの共通メモリへのアクセス
要求が全て他のプロセッサの要求と競合整理され、選択
されるまで待ち合わせが生じるため、共通リソース管理
不要のファイルアクセス及び単なる読み出しにも待ち合
わせ時間により遅延が発生する。
制御方式では、各プロセッサの共通メモリへのアクセス
要求が全て他のプロセッサの要求と競合整理され、選択
されるまで待ち合わせが生じるため、共通リソース管理
不要のファイルアクセス及び単なる読み出しにも待ち合
わせ時間により遅延が発生する。
【０００４】
【課題を解決するための手段】本発明のメモリ制御方式
は、マルチプロセッサシステムを構成する複数のプロセ
ッサのそれぞれが個別に有する個別メモリを固有データ
領域と共有データ領域とに２分割した構成とし、共有デ
ータ領域に書き込むと全ての他のプロセッサの個別メモ
リの同一番地に同一データをコピーする第１の手段と、
プロセッサからのテストアンドセット要求信号を競合選
択しテストアンドセット許可信号を返送する第２の手段
と、前記テストアンドセット許可信号の送出中はテスト
アンドセット許可されたプロセッサを除く全プロセッサ
の個別メモリの共有データ領域のアクセスを禁止する第
３の手段とを備える。
は、マルチプロセッサシステムを構成する複数のプロセ
ッサのそれぞれが個別に有する個別メモリを固有データ
領域と共有データ領域とに２分割した構成とし、共有デ
ータ領域に書き込むと全ての他のプロセッサの個別メモ
リの同一番地に同一データをコピーする第１の手段と、
プロセッサからのテストアンドセット要求信号を競合選
択しテストアンドセット許可信号を返送する第２の手段
と、前記テストアンドセット許可信号の送出中はテスト
アンドセット許可されたプロセッサを除く全プロセッサ
の個別メモリの共有データ領域のアクセスを禁止する第
３の手段とを備える。
【０００５】
【実施例】本発明の一実施例を示す図１を参照すると、
ここではマルチプロセッサシステムを構成するプロセッ
サが３台の場合を示している。プロセッサ１０，１１，
１２は各部の個別メモリ２０，２１，２２とアドレス線
１００，データ線１０１及び応答信号線１０２で接続さ
れている。プロセッサ１０から個別メモリ２０の共有デ
ータ領域への書き込みアドレス及びデータは、信号線２
００を介して他の個別メモリ２１，２２に通知される。 また、プロセッサ１１から個別メモリ２１の共有データ
領域への書き込みアドレス及びデータは、信号線２００
を介して他の個別メモリ２０，２２に通知され、同様に
プロセッサ１２から個別メモリ２２の共有データ領域へ
の書き込みアドレス及びデータは、信号線２００を介し
て他の個別メモリ２０，２１に通知される。各個別メモ
リからのテストアンドセット要求信号３００は競合回路
３０にて競合整理され、テストアンドセット許可信号３
０１及びテストアンドセット中信号３０２が各個別メモ
リに返送される。
ここではマルチプロセッサシステムを構成するプロセッ
サが３台の場合を示している。プロセッサ１０，１１，
１２は各部の個別メモリ２０，２１，２２とアドレス線
１００，データ線１０１及び応答信号線１０２で接続さ
れている。プロセッサ１０から個別メモリ２０の共有デ
ータ領域への書き込みアドレス及びデータは、信号線２
００を介して他の個別メモリ２１，２２に通知される。 また、プロセッサ１１から個別メモリ２１の共有データ
領域への書き込みアドレス及びデータは、信号線２００
を介して他の個別メモリ２０，２２に通知され、同様に
プロセッサ１２から個別メモリ２２の共有データ領域へ
の書き込みアドレス及びデータは、信号線２００を介し
て他の個別メモリ２０，２１に通知される。各個別メモ
リからのテストアンドセット要求信号３００は競合回路
３０にて競合整理され、テストアンドセット許可信号３
０１及びテストアンドセット中信号３０２が各個別メモ
リに返送される。
【０００６】各プロセッサが固有データ領域にアクセス
した場合、個別メモリにおいてアクセスされたアドレス
が、固有データ領域と共有データ領域との分界点未満で
あることを識別し、他プロセッサへのコピー動作を起動
せずに、固有データ領域でのアクセスを終了する。各プ
ロセッサが共有データ領域のリードを実施する場合、共
有データの改変を伴なわないため、分界点以上のアドレ
スであることを個別メモリが識別するが、固有データ領
域のアクセスと同様に個別メモリ内の動作のみで完了す
る。また、各プロセッサが共通リソースを占有するため
のリソース管理処理の場合、共有データ領域に割付けら
れた番地を読み出してフラグテストし、リセット中であ
ればフラグ及びプロセッサ番号をセットするというテス
トアンドセット処理をテストからセットまでの間、他プ
ロセッサのアクセスを排除して独占的に実施する必要が
ある。この実施例では、プロセッサのテストアンドセッ
ト処理において、テストアンドセット要求信号３００を
送出し、競合回路３０で他プロセッサからの要求に対し
て競合選択された場合、テストアンドセット許可信号３
０１が返送されると同時に、他プロセッサの個別メモリ
にテストアンドセット中信号３０２が送信され、他プロ
セッサによる共有データ領域のテストアンドセットが禁
止され、選択されたプロセッサによるテストアンドセッ
トの独占処理が行われる。フラグセット完了後、テスト
アンドセット要求信号が解除され、他プロセッサのテス
トアンドセットが可能となる。一度フラグセットされる
と、他プロセッサはフラグリセットされるまでテストア
ンドセットによる自プロセッサ番号のセットが不可とな
り、共通リソースアクセスが禁止される。フラグセット
したプロセッサが共有データ領域に書き込みを実施する
と、信号線２００を介して他プロセッサの個別メモリの
同一アドレスに同一データをコピーする。
した場合、個別メモリにおいてアクセスされたアドレス
が、固有データ領域と共有データ領域との分界点未満で
あることを識別し、他プロセッサへのコピー動作を起動
せずに、固有データ領域でのアクセスを終了する。各プ
ロセッサが共有データ領域のリードを実施する場合、共
有データの改変を伴なわないため、分界点以上のアドレ
スであることを個別メモリが識別するが、固有データ領
域のアクセスと同様に個別メモリ内の動作のみで完了す
る。また、各プロセッサが共通リソースを占有するため
のリソース管理処理の場合、共有データ領域に割付けら
れた番地を読み出してフラグテストし、リセット中であ
ればフラグ及びプロセッサ番号をセットするというテス
トアンドセット処理をテストからセットまでの間、他プ
ロセッサのアクセスを排除して独占的に実施する必要が
ある。この実施例では、プロセッサのテストアンドセッ
ト処理において、テストアンドセット要求信号３００を
送出し、競合回路３０で他プロセッサからの要求に対し
て競合選択された場合、テストアンドセット許可信号３
０１が返送されると同時に、他プロセッサの個別メモリ
にテストアンドセット中信号３０２が送信され、他プロ
セッサによる共有データ領域のテストアンドセットが禁
止され、選択されたプロセッサによるテストアンドセッ
トの独占処理が行われる。フラグセット完了後、テスト
アンドセット要求信号が解除され、他プロセッサのテス
トアンドセットが可能となる。一度フラグセットされる
と、他プロセッサはフラグリセットされるまでテストア
ンドセットによる自プロセッサ番号のセットが不可とな
り、共通リソースアクセスが禁止される。フラグセット
したプロセッサが共有データ領域に書き込みを実施する
と、信号線２００を介して他プロセッサの個別メモリの
同一アドレスに同一データをコピーする。
【０００７】
【発明の効果】以上説明したように本発明によれば、各
プロセッサの個別メモリを固有データ領域と共有データ
領域とに分割し、共通リソース管理のための共有データ
領域のテストアンドセット処理時以外は他プロセッサに
よるアクセスとの競合整理を不要とすることにより、競
合遅延を減少させ、メモリアクセスの高速化が可能とな
る。
プロセッサの個別メモリを固有データ領域と共有データ
領域とに分割し、共通リソース管理のための共有データ
領域のテストアンドセット処理時以外は他プロセッサに
よるアクセスとの競合整理を不要とすることにより、競
合遅延を減少させ、メモリアクセスの高速化が可能とな
る。
【図１】本発明の一実施例を示す構成図である。
１０，１１，１２ プロセッサ
２０，２１，２２ 個別メモリ
３０ 競合回路
１００ アドレス線
１０１ データ線
１０２ 応答信号線
２００ 信号線
Claims (1)
- 【請求項１】 マルチプロセッサシステムを構成する
複数のプロセッサのそれぞれが個別に有する個別メモリ
を固有データ領域と共有データ領域とに２分割した構成
とし、共有データ領域に書き込むと全ての他のプロセッ
サの個別メモリの同一番地に同一データをコピーする第
１の手段と、プロセッサからのテストアンドセット要求
信号を競合選択しテストアンドセット許可信号を返送す
る第２の手段と、前記テストアンドセット許可信号の送
出中はテストアンドセット許可されたプロセッサを除く
全プロセッサの個別メモリの共有データ領域のアクセス
を禁止する第３の手段とを備えることを特徴とするメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105356A JPH04333962A (ja) | 1991-05-10 | 1991-05-10 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105356A JPH04333962A (ja) | 1991-05-10 | 1991-05-10 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333962A true JPH04333962A (ja) | 1992-11-20 |
Family
ID=14405450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105356A Pending JPH04333962A (ja) | 1991-05-10 | 1991-05-10 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055440A (ja) * | 2008-08-29 | 2010-03-11 | Nec Electronics Corp | 分散共有メモリ型マルチプロセッサ及びデータ処理方法 |
| US9176891B2 (en) | 2008-03-19 | 2015-11-03 | Panasonic Intellectual Property Management Co., Ltd. | Processor, processing system, data sharing processing method, and integrated circuit for data sharing processing |
-
1991
- 1991-05-10 JP JP3105356A patent/JPH04333962A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9176891B2 (en) | 2008-03-19 | 2015-11-03 | Panasonic Intellectual Property Management Co., Ltd. | Processor, processing system, data sharing processing method, and integrated circuit for data sharing processing |
| JP2010055440A (ja) * | 2008-08-29 | 2010-03-11 | Nec Electronics Corp | 分散共有メモリ型マルチプロセッサ及びデータ処理方法 |
| US8458411B2 (en) | 2008-08-29 | 2013-06-04 | Renesas Electronics Corporation | Distributed shared memory multiprocessor and data processing method |
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