JPH01293456A - 共有メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリを共有する複数のプロセッサに対し
て安全なアートビレーシ目ンを実行する共有メモリ装置
に関するものである。

〔従来の技術〕

第４図は例えば特開昭６１−２３７１５８号公報に示さ
れた従来の共有メモリ装置のブロック接読図を示し、図
において、２１ａ、２１ｂ、２１Ｃはプロセッサであり
、２２は共有メモリ装置、２３ａ、２３ｂ、２３ｃはメ
モリのデータエリア、２４はデュプリケータ、２５ａ、
２５ｂ、２５ｃはデータメモリ、２６ａ、２６ｂ、２６
ｃはフラグメモリである。

次に動作について説明する。プロセッサ２１ａ〜２１ｃ
は共有メモリ装置のデータエリア２３ａ〜２３ｃに各々
対応しており、該プロセッサ２１８〜２１ｃ群と、該デ
ータエリア２３ａ〜２３ｃ群のデータアドレスは同一ア
ドレス空間にあり、１対１に対応している。また、各プ
ロセッサ２１８〜２１ｄは対応するデータエリア２３ａ
〜２３Ｃに対してのみアクセス可能である。各データエ
リア２３ａ〜２３ｃはブロック単位でのフラグメモリ２
６ａ〜２６ｃを持ち、プロセッサ２１ａ〜２１ｃのいず
れかからの書き込みがあると、対応するデータメモリ２
５ａ〜２５ｃの１つの該当するブロックのフラグに書き
込みが行なわれたことを示すフラグが立ち、他のプロセ
ッサ２１ａ〜２１Ｃに対応するデータメモリ２５ａ〜２
５ｃのアドレス部分のフラグメモリ２６ａ〜２６ｃは書
き込み待ちに設定される。書き込まれたデータは、デュ
プリケータ２４を通して他のプロセッサ２１ａ〜２１ｃ
に対応するデータメモリ２５ａ〜２５ｃの該アドレス部
分に書かれ、書き込みを完了するとフラグメモリ２６ａ
〜２６ｃのプラグは全てクリアされる。このようにする
ことにより、同一アドレスの同時読み出しが可能となる
。

〔発明が解決しようとする課題〕

従来の共有メモリ装置は以上のように構成されているの
で、データメモリ２５ａ〜２５ｃに対するデータのアク
セスの保護、例えばリード、ライトの禁止や優先順位に
対処できないとともに、複雑なアービトレーションには
向かないなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、メモリ本体を共有する複数のプロセッサに対
するアービトレーションの自由度を高めることができ、
データのリード、ライトの禁止等に自由に対処できる共
有メモリ装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る共有メモリ装置は、メモリ本体に格納す
るデータ部の各単位ごとに属性情報データとしての属性
部を追加し、これを処理するプログラムを備えた属性制
御手段により、任意のアービトレーションを行えるよう
にしたものである。

〔作用〕

この発明における共有メモリ装置のメモリ本体は、デー
タ部に属性部を付加した情報を有し、これを属性制御手
段によりアクセスごとに参照し、優先順位制御及びデー
タのアクセスの保護を行いながらユーザーの自由設定に
よるアクセス制御を実施可能にする。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、ｌａ、ｌｂ、・・・・・・１１はこれらの
それぞれに対応するプロセッサ（図示しない）に接続さ
れたポート、２は各ポート１ａ、１ｂ、・・・・・・１
１のアクセス制御手段、３はアクセス時の順位、アクセ
スの保護、アクセス競合時の優先順位制御などを行う属
性制御手段、４は属性データ解析制御用のデータを格納
する属性制御メモリ、５はデータ格納用のメモリ本体で
ある。

また、第２図はメモリ本体５に格納したデータ構造を示
し、これが実データであるデータ部７に、属性データで
ある属性部８を付加したものからなる。

第３図は第１図の属性制御手段３の詳細を示すブロック
接続図であり、９はインターフェース。

１０はプロセッサ、１１は入出力バス、１２は制御バス
である。

次に動作について説明する。まず、メモリ本体５には、
第２図に示すようなデータ部７と属性部８とをもって１
ワードとする情報が格納される。

ここで、データ部７は従来のメモリ装置と同様のデータ
部であり、属性部８はこの発明の特徴の一部となるもの
で、この内容はユーザーが任意に設定し、属性制御手段
３のプログラムにより、この情報を処理し、ワード単位
での書き込み保護、読み出し禁止、アクセス競合時の優
先順位処理を行う。次に、上記各処理を用いたアクセス
アドレスが競合している場合と、そうでない場合のアク
セスについて、それぞれ説明する。

まず、読み出し時に同一アドレスの同時アクセスが発生
している場合には、アクセス制御手段２から競合するプ
ロセッサへのポートｌａ、ｌｂ。

・・・・・・１１ヘホ一ルド信号を送り、処理待ち状態
にする。次に、アクセス制御手段２がら属性制御手段３
ヘアクセスすべきアドレスの属性情報の読み出しを指令
し、同時にアクセス制御手段２のデータバッファへアク
セスされたアドレスのデータを読み出しておく。この属
性情報に従い、同一アドレスをアクセスしているプロセ
ッサへ、メモリ本体５から読み出したデータを送る。

次に、書き込みの競合が発生している場合には、各アド
レスの属性情報をもとに、書き込みを許可するプロセッ
サを決定する。このとき、書き込みを許可されなかった
プロセッサへは、書き込み不可の信号が返される。

さらに、書き込みおよび読み出しが混在した競合の場合
には、各アドレスの属性情報によりプロセッサアクセス
順位を決定し、読み出し要求を行っているプロセッサの
方が書き込み要求を行っているプロセッサより優先順位
にあれば、この優先順位に従って全てのプロセッサへの
読み出しを行ってから、書き込みを行う、また、書き込
み禁止属性があれば、該当する全ての書き込み要求に拒
絶信号を返し、読み出し禁止属性があれば、該当する全
ての読み出し要求に対して拒絶信号を返す。

そして、上記属性制御手段３は制御バス１２からの制御
信号により、入出力バス１１を通してアクセスするアド
レスの属性情報を読み込み、インターフェース９を通し
てプロセッサ１０へ読み込まれ、属性制御メモリ４上の
プログラムとデータによって処理されて、各アドレスに
対する処理属性、アービトレーションを決定する。

なお、上記実施例では、属性制御メモリ４としてリード
オンリメモリを使用しているが、これに代えて読み書き
可能なランダムアクセスメモリを使用して、随時属性制
御の内容を変更可能とし、システムの状態に合わせた適
応制御を行うことも可能である。

〔発明の効果〕

以上のように、この発明によればワード単位のデータに
属性を持たせてメモリ本体に格納し、書き込みや読み出
し禁止などの処理を属性制御手段によって行い、その処
理結果に従ってアクセス制御情報をプロセッサへ出力す
るように構成したので、アービトレーションを自由に行
え、さらに、この属性を制御することによりシステムに
対応した任意のアクセス制御を可能にするものが得られ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による共有メモリ装置の全
体構成を示すブロック接続図、第２図はメモリ本体に格
納されたデータの構造を示す概略図、第３図は属性制御
手段の詳細を示すブロック接続図、第４図は従来の共有
メモリ装置を示すブロック接続図である。 ２はアクセス制御手段、３は属性制御手段、５はメモリ
本体。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社

Claims (1)

【特許請求の範囲】
1. 　データ部および属性部をもって１ワードとする情報を
   格納するメモリ本体と、一定のプログラムに従って上記
   情報を処理し、ワード単位での書き込み保護、読み出し
   禁止およびアクセス競合時の優先順次処理を行う属性制
   御手段と、この属性制御手段の処理結果に従ってプロセ
   ッサへアクセス制御情報を送出するアクセス制御手段と
   を備えた共有メモリ装置。