JPH11167519A - メモリリフレッシュ制御回路、メモリ、メモリモジュー ル、デジタル装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックメモリを使用するメモリに
おいて、メモリリフレッシュ動作時間短縮および記憶装
置内部でのリクエスト追い越し処理により、メモリアク
セスとリフレッシュ動作の競合時間を減らし、システム
スループットを向上させメモリシステムスループットの
向上をはかる。 【解決手段】 複数のリフレッシュタイマ１３１を有
するリフレッシュ制御部１３の指示で、メモリバンク制
御部１４はインタリーブメモリ１２へのリフレッシュ制
御をメモリバンク１２１毎に個別制御する。更に、リク
エストバッファ１１を有しビジー中のメモリバンク１２
１に対する第一のリクエストはリクエストバッファ１１
に待避させ、後続の第二のリクエストがビジーでない第
二のメモリバンク１２２ならば、後続の第二のリクエス
トを優先的に処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置に関し、
特にコンピュータ等に使用されるダイナミックメモリを
用いた記憶装置におけるダイナミックメモリのリフレッ
シュ制御方式に関する。

【０００２】

【従来の技術】特開平５−１０９２６９号公報「ダイナ
ミックメモリのリフレッシュ回路」に示されるダイナミ
ックメモリを使用した記憶装置のメモリリフレッシュ制
御方式においては、記憶装置内の複数メモリバンクに対
してそれぞれ独立に動作する複数個のリフレッシュタイ
マおよびリフレッシュ実行回路を設け、ダイナミックメ
モリの各バンクのアクセス状態をバンク監視回路によっ
て監視する。一つのバンクに対するプロセッサからのメ
モリアクセスを認識すると、メモリアクセス以外のバン
クに対応するリフレッシュ実行回路に疑似リフレッシュ
要求信号を送出してリフレッシュ動作に入るとともにリ
フレッシュタイマの初期化動作を行っている。すなわ
ち、あるメモリバンクにプロセッサからのアクセスがあ
った場合にそのメモリバンクは動作が完了し次のアクセ
ス可能となるまで一定時間ビジー状態となり、他のメモ
リバンクはリフレッシュ動作に入ることで全メモリバン
クが一定時間ビジー状態となる。プロセッサはメモリか
らの応答を受けとれないため停止する。またプロセッサ
から送出されるメモリアクセスを記憶装置が処理する順
序はリクエストを受け付けた順番通りにおこなわれる。

【０００３】

【発明が解決しようとする課題】上述した従来の技術で
は、あるメモリバンクに対するプロセッサからのメモリ
アクセスがあった場合に他のメモリバンクに対してはメ
モリリフレッシュが実行される。その結果、全メモリバ
ンクが一定時間ビジー状態となり、ビジーが解除される
までの期間プロセッサからのアクセスが受け付け不可能
となってしまうという第一の問題点がある。

【０００４】第二の問題点は、プロセッサから発行され
るメモリアクセスリクエストに対して記憶装置が受信し
たメモリアクセスリクエストを処理する順序として、順
序保証制御をおこなっているためリフレッシュ中のメモ
リバンクに対してプロセッサよりメモリアクセス要求が
ある場合に、後続アクセスは前記リフレッシュ動作とメ
モリアクセス動作が終了するまでの間処理待ち状態とな
る。

【０００５】第三の問題点は、ある特定のメモリバンク
に対してアクセスが集中した場合に、アクセス中のメモ
リバンク以外へのアクセスについてはアクセス先のメモ
リバンクがアクセス可能な状態であるにもかかわらず、
処理順序を保証しているためにリフレッシュ動作とプロ
セッサのメモリアクセス、各メモリバンク間の競合アク
セス受け付け待ち時間が増大する。

【０００６】

【課題を解決するための手段】本発明のメモリリフレッ
シュ回路は、記憶素子にダイナミックメモリを使用した
インタリーブ動作可能な複数のメモリバンクのメモリリ
フレッシュ回路において、複数リフレッシュフラグと少
なくともひとつのリフレッシュタイマを有し前記複数バ
ンクのリフレッシュを個別に行う。

【０００７】本発明第一のメモリは、記憶素子にダイナ
ミックメモリを使用しインタリーブ動作可能な複数のメ
モリバンクと、複数リフレッシュフラグと少なくともひ
とつのリフレッシュタイマを持ち前記複数バンクのリフ
レッシュを個別に行うフレッシュ制御回路と、メモリア
クセスを制御するメモリバンク制御部と、複数個のリク
エストを格納するリクエストバッファを有する。

【０００８】本発明第二のメモリは、記憶素子にダイナ
ミックメモリを使用しインタリーブ動作可能な複数のメ
モリバンクと、複数リフレッシュフラグと少なくともひ
とつのリフレッシュタイマを持つリフレッシュ制御回路
と、メモリアクセスを制御するメモリバンク制御部と、
複数個のリクエストを格納するリクエストバッファと、
前記メモリバンク制御部において、リフレッシュ動作中
またはメモリアクセスによるバンクビジー状態にあるメ
モリバンクに対して前記リクエストが発行された場合、
バンクビジー状態が終了するまでの間前記リクエストを
前記リクエストバッファへ格納し、後続の前記リクエス
トがバンクビジー状態にある前記メモリバンクへのアク
セスではないならば後続の前記リクエストによるメモリ
アクセスを実施し、その後リクエストバッファ中の前記
リクエストによるアクセスをする本発明のメモリモジュ
ールは、記憶素子にダイナミックメモリを使用しインタ
リーブ動作可能な複数のメモリバンクと、複数リフレッ
シュフラグと少なくともひとつのリフレッシュタイマを
持つリフレッシュ制御回路と、メモリアクセスを制御す
るメモリバンク制御部と、複数個のリクエストを格納す
るリクエストバッファと、前記メモリバンク制御部にお
いて、リフレッシュ動作中またはメモリアクセスによる
バンクビジー状態にあるメモリバンクに対して前記リク
エストが発行された場合、バンクビジー状態が終了する
までの間前記リクエストを前記リクエストバッファへ格
納し、後続の前記リクエストがバンクビジー状態にある
前記メモリバンクへのアクセスではないならば後続の前
記リクエストによるメモリアクセスを実施し、その後リ
クエストバッファ中の前記リクエストによるアクセスを
するメモリから構成される。

【０００９】本発明のデジタル装置は、本発明のメモリ
モジュールから構成されるメモリ装置と、前記メモリ装
置と読み書きするプロセッサと、前記プロセッサと前記
メモリ装置に外部からデータを入出力する入出力制御部
を有する。

【００１０】

【発明の実施の形態】次に、本発明第一の実施例につい
て図１を参照し説明する。

【００１１】図１において、メモリモジュール１は、リ
クエストバッファ１１、インタリーブメモリ１２、リフ
レッシュ制御部１３、メモリバンク制御部１４から構成
される。メモリモジュール１はメモリアクセスに必要な
メモリリクエスト５１は、データの書き込みおよび読み
出し動作指示、バンクアドレス、バンク内アドレス、書
き込み時のライトデータ、から構成される。メモリモジ
ュール１はメモリアクセスに必要なメモリリクエスト５
１とメモリアクセスの順序を示す番号のリクエスト番号
５７を入力し、これらに従いメモリアクセスを行う。メ
モリリクエスト５１は、メモリモジュール１に対して１
回に１個発行されるメモリアクセスを実行後、リードデ
ータ５６とリプライ番号５８を出力する。メモリリクエ
スト５１の発行元は、リプライ番号５８により、アクセ
スの順序を再構成する。

【００１２】リクエストバッファ１１はリクエストを保
持するリクエストワード１１３を４個持ち４個のリクエ
ストを保持可能である。第一のリクエストワード１１１
の中のリクエスト有無は、４個のＶビット１５１に示さ
れ、Ｖビット１５１がオンの場合にリクエストが格納さ
れていることを示す。メモリリクエスト５１は、第一の
リクエストワード１１１から第二のリクエストワード１
１２の順に格納されていき、すべてのリクエストワード
１１３にメモリリクエスト５１が保持された場合にはリ
クエストバッファフル信号５２を送出する。メモリリク
エスト５１の発行元は、リクエストバッファフル信号５
２オンにより、メモリリクエスト５１とリクエスト番５
７の発行を一時停止する。メモリリクエスト５１の発行
元は、リクエストバッファフル信号５２オフにより、メ
モリリクエスト５１とリクエスト番号５７の発行を再開
する。

【００１３】ダイナミックメモリで構成されるインタリ
ーブメモリ１２は、リフレッシュ動作を一定周期毎にお
こなう必要がある。インタリーブメモリ１２は、８個の
メモリバンク１２１から構成される。メモリバンク制御
部１４からの指示により各メモリバンク１２１にアクセ
スする。それぞれのメモリバンク１２１は同一メモリバ
ンク１２１に対してリフレッシュまたはメモリアクセス
があった場合に、一定期間のメモリアクセス不可能なビ
ジー時間の後メモリアクセスまたはリフレッシュを受け
付け可能となる。 リフレッシュ制御部１３は、それぞ
れメモリバンク１２１に対応するリフレッシュタイマ１
３１に設定された期間に基づき各メモリバンク１２１に
対して個別にリフレッシュ要求信号１６１を発行する。
リフレッシュタイマ１３１に設定されるメモリリフレッ
シュの時間間隔はメモリアクセスとの競合時間を考慮し
て、ダイナミックメモリのリフレッシュサイクル規格に
対し短めに設定されている。

【００１４】メモリバンク制御部１４は、メモリリクエ
スト５１を受け取りメモリバンク１２１に対するバンク
制御信号５４を出す。インタリーブメモリ１２内の全メ
モリバンク１２１のビジー情報をバンクビジーフラグ１
４１により管理しており、例えば、あるリクエストのア
クセス先が第二のメモリバンク１２２とすると第二のメ
モリバンク１２２にアクセス後、第二のメモリバンク１
２２に対応する第二のバンクビジーフラグ１４２をセッ
トして一定時間第二のメモリバンク１２２バンクをバン
クビジーとして、第二のメモリバンク１２２へのバンク
制御信号５４を発生しない。メモリリクエスト５１とリ
フレッシュ要求信号１６１が同時に入力された場合には
メモリバンク制御部１４はリフレッシュ動作を優先しメ
モリバンク１２１をリフレッシュする。メモリリクエス
ト５１はバッファストア制御信号５３によりリクエスト
バッファ１１にいったん格納されバンクビジー状態が解
消されると、リクエストバッファ１１から取り出されメ
モリバンク制御部１４に入りメモリバンク１２１に対す
るバンク制御信号５４を出す。

【００１５】次に本発明第一の実施例の動作について説
明する。

【００１６】リフレッシュ動作は、リフレッシュ制御部
１３より発行されたリフレッシュ要求信号１６１により
メモリバンク制御部１４で管理される各メモリバンク１
２１のビジー状態に応じて、リフレッシュ動作可能なメ
モリバンク１２１よりバンク単位で独立にリフレッシュ
動作が実施され、対応するリフレッシュタイマ１３１を
リセットする。つまり、リフレッシュ要求信号１６１オ
ンがメモリバンク制御部１４へ入力され、メモリバンク
制御部１４はバンクバンクビジーフラグ１４１の状態を
調べビジーではないならばメモリバンク１２１に対して
リフレッシュ動作を行う。リフレッシュ要求信号１６１
が同時に複数のメモリバンク１２１に対して出力された
場合には、ビジーでないメモリバンク１２１全て同時に
リフレッシュ動作に入る。

【００１７】メモリアクセス動作は、バンクビジーでは
ない場合とバンクビジー中の場合で動作が異なる。

【００１８】バンクビジーではないメモリバンク１２１
に対するメモリリクエスト５１が来た場合、メモリバン
ク制御部１４はメモリリクエスト５１で指示されたメモ
リバンク１２１へのメモリアクセスを実行する。メモリ
読み出しの場合は、セレクタ１５に対しメモリバンク選
択信号５５によりメモリバンク１２１からのリードデー
タ出力を指示する。セレクタ１５で選択されたメモリバ
ンク１２１の出力はリードデータ５６として、リプライ
番号５８とともにメモリリクエスト発行元２へ送られ
る。

【００１９】あるメモリバンク１２１がバンクビジー中
の時に、バンクビジー状態のメモリバンク１２１へのメ
モリリクエスト５１がくると、ビジー期間終了までの間
リクエストバッファ１１１にメモリリクエスト５１を保
持しておき、ビジー状態解除後にメモリアクセスを実行
する。メモリ読み出しの場合は、セレクタ１５に対しメ
モリバンク選択信号５５によりメモリバンク１２１から
のリードデータ出力を指示する。セレクタ１５で選択さ
れたメモリバンク１２１の出力はリードデータ５６とし
て、リプライ番号５８とともにメモリリクエスト発行元
２へ送られる。

【００２０】あるメモリバンク１２１がバンクビジー中
の時に、バンクビジー状態ではないメモリバンク１２１
へのメモリリクエスト５１がくると、バンクビジーでは
ないメモリバンク１２１へのアクセス実行する。メモリ
読み出しの場合は、セレクタ１５に対しメモリバンク選
択信号５５によりメモリバンク１２１からのリードデー
タ出力を指示する。セレクタ１５で選択されたメモリバ
ンク１２１の出力はリードデータ５６として、リプライ
番号５８とともにメモリリクエスト発行元２へ送られ
る。

【００２１】以上説明したようにメモリアクセスとメモ
リリフレッシュとの競合によるリクエスト処理待ち時間
を減少させることが可能となる。すなわち、バンクバン
クビジーフラグ１４１がオンでビジー中のメモリバンク
１２１に対するメモリリクエスト５１はメモリモジュー
ル１内のリクエストバッファ１１に待避させ、後続のア
クセス可能なメモリリクエスト５１を優先的に処理する
ことでメモリアクセスの結果待ちになる頻度が減少しメ
モリのスループットの向上、システム性能向上につなが
る。

【００２２】次に、本発明第二の実施例について図２を
参照し説明する。

【００２３】図２において、第二のメモリリフレッシュ
回路１ａで第一の実施例との差は、第二のリフレッシュ
制御部１３ａが、ひとつの全バンクリフレッシュタイマ
１３０と８個のリフレッシュフラグ１３６から構成され
ることである。

【００２４】第二のリフレッシュ制御部１９において、
全バンクリフレッシュタイマ１３０が設定した値になる
と、全バンクリフレッシュタイマ１３０に設定された一
定周期毎に全メモリバンク１２１に対し同時にリフレッ
シュ要求を発行し、全メモリバンク１２１のリフレッシ
ュフラグ１３６をオンにするとともに全バンクリフレッ
シュタイマ１３０を更新する。これにより、すべてのメ
モリバンク１２１に対してリフレッシュ要求がされたこ
とになり、メモリバンク制御部１４は各メモリバンク１
２１のバンクビジーフラグ１４１の状態によりビジーで
はないメモリバンク１２１から順次リフレッシュ動作を
起動し、対応するリフレッシュフラグ１３６をリフレッ
シュ完了とする。リフレッシュ可能なメモリバンク１２
１が複数ある場合には、それらの全メモリバンク１２１
は同時にリフレッシュ動作に入る。リフレッシュの優先
度はメモリリクエスト５１より高く、リフレッシュ待ち
のメモリバンク１２１は、バンクビジー期間が終了次第
リフレッシュ動作へ移行し、対応するリフレッシュフラ
グ１３６をリセットする。メモリバンク制御部１４は、
メモリリクエスト５１とリフレッシュ要求信号１６１が
同時に入力された場合にリフレッシュを優先し、メモリ
リクエスト５１はリフレッシュ終了までリクエストバッ
ファ１１に格納される。

【００２５】以上説明したように本発明第二の実施例
は、第一の実施例の効果に加えて、さらに本実施例はリ
フレッシュタイマを１個しか持たないためハードウエア
の削減が可能である。

【００２６】第一の実施例と第二の実施例では、リクエ
ストバッファ１１１が４個、メモリバンク１２１が８個
の場合について説明したが、別の数でも実現可能であ
る。

【００２７】図３は、本発明のデジタル装置の実施例を
示すブロック図である。

【００２８】２０１はプロセッサ、２０２はメモリモジ
ュール１から構成されるメモリ装置、２０３は入出力制
御部、２０４はそれぞれを接続するバスである。プロセ
ッサ２０１は入出力制御部２０３およびメモリ装置２０
２とバス２０４で接続されている。また、メモリ装置２
０２は、プロセッサ２０１および入出力制御部２０３と
バス２０４で接続されている。プロセッサ２０１はメモ
リ装置２０２内に格納された制御プログラムを読み出
し、その指示に従って入出力制御部２０３にたいし指示
を出し、入出力制御部２０３からの情報をバス２０４を
経由してメモリ装置２０２へストアしまたはメモリ装置
２０２内の情報を読み出し入出力制御部２０３へ書き込
む。

【００２９】

【発明の効果】上述したように、本発明第一の実施の形
態のメモリリフレッシュ回路は、メモリバンク単位にダ
イナミックメモリのリフレッシュを制御するためのリフ
レッシュ制御部１３とバンクバンクビジーフラグ１４１
オン時にもメモリリクエスト５１をメモリモジュール１
１内に保持し、動作可能なメモリバンク１２１に対する
後続メモリリクエスト５１から優先的に処理するための
リクエストッバファ１１を設けることで、メモリリクエ
スト５１とリフレッシュの競合時間を減少さることがで
きる。さらに、本発明第二の実施例は、第一の実施例の
効果に加えて、さらに本実施例はリフレッシュタイマを
１個しか持たないためハードウエアの削減が可能であ
る。

【００３０】本実施例のデジタル装置は、メモリアクセ
スの結果待ちになる頻度が減少しスループット向上、シ
ステム性能向上ができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の記憶装置の第一の実施例を示すブロッ
ク図である。

【図２】本発明の記憶装置の第二の実施例を示すブロッ
ク図である。

【図３】本発明のデジタル装置の実施例を示すブロック
図である。

【符号の説明】

１ メモリモジュール １ａ 第二のメモリモジュール ２ メモリリクエスト発行元 １１ リクエストバッファ １２ インタリーブメモリ １３ リフレッシュ制御部 １３ａ 第二のリフレッシュ制御部 １４ メモリバンク制御部 １５ セレクタ １９ 第二のリフレッシュ制御部 ５１ メモリリクエスト ５２ リクエストバッファフル信号 ５３ バッファストア制御信号 ５４ バンク制御信号 ５５ メモリバンク選択信号 ５６ リードデータ ５７ リクエスト番号 ５８ リプライ番号 １１１ 第一のリクエストワード １１２ 第二のリクエストワード １１３ リクエストワード １２１ メモリバンク １２２ 第二のメモリバンク １３０ 全バンクリフレッシュタイマ １３１ リフレッシュタイマ １３６ リフレッシュフラグ １４１ バンクビジーフラグ １４２ 第二のバンクビジーフラグ １５１ Ｖビット １６１ リフレッシュ要求信号 ２０１ プロセッサ ２０２ メモリ装置 ２０３ 入出力制御部 ２０４ バス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 記憶素子にダイナミックメモリを使用
   したインタリーブ動作可能な複数のメモリバンクのメモ
   リリフレッシュ回路において、複数リフレッシュフラグ
   と少なくともひとつのリフレッシュタイマを有し前記複
   数バンクのリフレッシュを個別に行うことを特徴とする
   リフレッシュ制御回路。
2. 【請求項２】 記憶素子にダイナミックメモリを使用
   しインタリーブ動作可能な複数のメモリバンクと、複数
   リフレッシュフラグと少なくともひとつのリフレッシュ
   タイマを持ち前記複数バンクのリフレッシュを個別に行
   うフレッシュ制御回路と、メモリアクセスを制御するメ
   モリバンク制御部と、複数個のリクエストを格納するリ
   クエストバッファを有することを特徴とするメモリ。
3. 【請求項３】 記憶素子にダイナミックメモリを使用
   しインタリーブ動作可能な複数のメモリバンクと、複数
   リフレッシュフラグと少なくともひとつのリフレッシュ
   タイマを持つリフレッシュ制御回路と、メモリアクセス
   を制御するメモリバンク制御部と、複数個のリクエスト
   を格納するリクエストバッファと、 前記メモリバンク制御部において、リフレッシュ動作中
   またはメモリアクセスによるバンクビジー状態にあるメ
   モリバンクに対して前記リクエストが発行された場合、
   バンクビジー状態が終了するまでの間前記リクエストを
   前記リクエストバッファへ格納し、後続の前記リクエス
   トがバンクビジー状態にある前記メモリバンクへのアク
   セスではないならば後続の前記リクエストによるメモリ
   アクセスを実施し、その後リクエストバッファ中の前記
   リクエストによるアクセスをすることを特徴とするメモ
   リ。
4. 【請求項４】 ひとつのリフレッシュタイマと複数の
   リフレッシュフラグを有するリフレッシュ制御回路を有
   することを特徴とする請求項２または３記載のメモリ。
5. 【請求項５】 記憶素子にダイナミックメモリを使用
   しインタリーブ動作可能な複数のメモリバンクと、複数
   リフレッシュフラグと少なくともひとつのリフレッシュ
   タイマを持つリフレッシュ制御回路と、メモリアクセス
   を制御するメモリバンク制御部と、複数個のリクエスト
   を格納するリクエストバッファと、前記メモリバンク制
   御部において、リフレッシュ動作中またはメモリアクセ
   スによるバンクビジー状態にあるメモリバンクに対して
   前記リクエストが発行された場合、バンクビジー状態が
   終了するまでの間前記リクエストを前記リクエストバッ
   ファへ格納し、後続の前記リクエストがバンクビジー状
   態にある前記メモリバンクへのアクセスではないならば
   後続の前記リクエストによるメモリアクセスを実施し、
   その後リクエストバッファ中の前記リクエストによるア
   クセスをするメモリから構成されることを特徴とするメ
   モリモジュール。
6. 【請求項６】 請求項５記載のメモリモジュールから
   構成されるメモリ装置と読み書きするプロセッサと、前
   記プロセッサと前記メモリ装置に外部からデータを入出
   力する入出力制御部を有するデジタル装置。