JPH0321941B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、パイプライン方式を用いたベクトル
データ処理装置において、ベクトルレジスタに連
鎖が生じた時のパイプライン制御回路に関する。

(b) 技術の背景 第１図に、本発明に関連するベクトルデータ処
理装置の概略図を示す。

ベクトルデータ処理のプロセスとしては、先ず
主記憶装置１からデータバツフア２を通して、ベ
クトルデータがベクトルレジスタ３にロードされ
る。次に、該ベクトルレジスタ３上のロードデー
タが演算パイプライン４に供給され、演算を施さ
れた後、その演算結果が再びベクトルレジスタ３
上に書き込まれると云うものである。

今、ここで、次の場合について考えて見る。即
ち、ロード命令の次の命令が、演算命令、或いは
ストア命令であり、且つこの命令が上記ロード命
令によつて、ベクトルレジスタ３上に書き込まれ
たデータを使用する場合である。

このような状態をベクトルレジスタが連鎖して
いる”と言い、第２図のように表す。

この場合においても、ベクトルロードデータの
全要素がベクトルレジスタ３に書き込まれてか
ら、次の演算、或いはストア命令を起動させれば
全く問題はなく、後述する本発明の手法も必要な
くなる。

所が、上記方法でベクトル命令を実行しようと
すると、第３図に示すように、ベクトルロード命
令の完了迄、次の命令を実行するパイプラインは
待たされることになり、大量のベクトルデータを
一命令で処理するベクトルデータ処理装置におい
ては、著しい性能の低下を招くことになる。

この為、ベクトルデータ処理装置においては、
通常第２図に示すように、ロードパイプラインと
演算（又は、ストア）パイプライン４を並行して
動作させるようにしている。

この場合においても、ベクトルロード命令を実
行中、主記憶装置１から毎サイクル確実に、ベク
トルレジスタ３上にベクトルデータが供給されれ
ば別に問題はないが、主記憶装置１をアクセスす
る際には、主記憶装置１を構成するバンクをアク
セスする場合に生ずるバンク衝突や、データバス
の競合の結果、優先順位が低くてベクトルデータ
を読み取ることができない場合があり、この時は
ベクトルデータが毎サイクル供給されないことに
なる。

所が、演算（又は、ストア）パイプライン４で
は、毎サイクル、ベクトルデータの処理を続けよ
うとする。このことは、何れはベクトルレジスタ
３上のロードデータは涸渇し、正常な演算（又
は、ストア）処理ができなくなることを意味す
る。

そこで、このような場合に対処する為に必要な
ベクトルデータが、ベクトルレジスタ３上にロー
ドされるのを待つ意味で、演算（又は、ストア）
パイプライン４を一定のサイクルだけ停止させ、
ベクトルレジスタ３よりベクトルデータが読み出
されるのを一時的に中断するような制御が必要に
なつてくる。

このような制御を可能にする為に、第４図のよ
うな構成を考える。第４図において、１〜４は第
１図で説明したものと同じものであり、５が命令
制御部、６がパイプライン制御部である。

ここで、主記憶装置１からベクトルレジスタ３
へのロードデータのバス幅は、複数エレメント分
あるものとし、又、ベクトルレジスタ３へのデー
タ書き込みタイミングは規定されているものとす
る。この為には、主記憶装置１とベクトルレジス
タ３の間にデータバツフア２を設けて、ベクトル
データを一時保持しておく必要がある。この時、
該データバツフア２は一定のサイクル数だけ、ベ
クトルデータを保持できるものとする。以下、上
記中断制御の概略を説明する。

先ず、命令制御部５からパイプライン制御部６
に各種連鎖情報が送出され、この情報に基づいて
パイプライン制御部６は演算（又は、ストア）パ
イプラインを停止するかどうかを決定する。

該連鎖情報には、‘ベクトルレジスタ書き込
み開始信号’、‘ベクトルレジスタ書き込み終
了信号’、‘エレメント有効化信号’及び‘
ベクトルレジスタ連鎖検出信号’等がある。

第５図に示すように、はベクトルレジスタ３
に、最初のエレメントが書き込まれるタイミング
でオンとなる信号であり、は最後のエレメント
が書き込まれるタイミングでオンとなる信号であ
り、は書き込まれるエレメントが有効であるこ
とを示す信号である。従つて、〜の間でが
オフになると、ベクトルロードデータが連続して
ベクトルレジスタ３に送られていない状態である
ことを意味する。は演算（又は、ストア）パイ
プライン４がベクトルレジスタ３の最初のエレメ
ントを読み出そうとするタイミングでオンとなる
信号である。よつて、〜の信号は命令制御部
５からパイプライン制御部６へ、毎サイクル送出
され、その度に演算（又は、ストア）パイプライ
ン４を停止させるかどうかが決められる。

前述したように、ベクトルレジスタ３にベクト
ルデータを書き込むタイミング、及びベクトルレ
ジスタ３からベクトルデータを読み出すタイミン
グはエレメントにより固定であるから、一旦停止
すると、次のタイミングが来る迄、演算（又は、
ストア）パイプライン４は停止した侭であり、そ
の間に主記憶装置１より読み出されたベクトルデ
ータはベクトルレジスタ３には書き込まれない
で、データバツフア２に保持されるように動作す
る。

そして、停止が解除になつた時、ベクトルレジ
スタ３へのベクトルデータの書き込み、及び読み
出しが開始される。このように制御することによ
り、ベクトルロード命令とベクトル演算（又は、
ストア）命令との順序性を保つことができる。

ここで、主記憶装置１からベクトルレジスタ３
に書き込むタイミングが固定であることの意味を
詳しく説明する。ベクトルレジスタ３は複数個の
バンクと呼ばれる部分に分かれており、それぞれ
のバンクに書き込むタイミングは規定されてい
る。

今、一例として８個のバンクに分けられている
ベクトルレジスタ３を第６図に示し、それぞれの
バンクに書き込むタイミングをＴ０，Ｔ１，…
…，Ｔ７とする。Ｔ０はバンク０に書き込むタイ
ミングを示し、Ｔ１はバンク１に書き込むタイミ
ングであることを意味する。そして、Ｔ７でバン
ク７に書き込むと、次はＴ０へ戻り、バンク０に
書き込みを行い、以後同じことを繰り返して、順
次各バンクに書き込むように動作する。

この時（即ち、Ｔ７からＴ０に戻つた時）、当
然ベクトルレジスタ３をアクセスするアドレスは
更新（＋１）される。ここで、若し、該ベクトル
レジスタ３に対して主記憶装置１からベクトルデ
ータが供給されなくなつた時（但し、非同期に起
きる）、次のバンクに書き込むことはできないか
ら、この場合は８サイクル待たなければならない
ことになる。そして、この時は上記アドレスの更
新は抑止される。

例えば、若しＴ２のタイミングでバンク２に書
き込んだ直後に、前述のエレメント有効化信号
がオフとなつたと仮定する。該エレメント有効化
信号の無効化が１サイクルで終わつたとして
も、今度書き込むタイミングはＴ４であり、バン
ク４に書き込むことはできるが、これではバンク
３を飛び越してバンク４に書き込んでいることに
なり、順次ベクトルレジスタ３の各バンクに書き
込んでいることにはならない。

従つて、主記憶装置１からベクトルレジスタ３
に対するデータ転送の中断が１サイクルだけであ
つても余り意味を持たないことになる。その為、
次のＴ３のタイミングが巡回してくる迄（即ち、
本例では８サイクル）、当該書き込み動作を停止
するように制御され、この間の主記憶装置１から
のベクトルデータはデータバツフア２に蓄積され
ることになる。

この結果、該ベクトルレジスタ３からベクトル
ロードデータを読み出す演算（又は、ストア）パ
イプラインも、上記８サイクルの間、読み出し動
作を中断する必要があるが、基本的には当該読み
出し動作パイプライン（即ち、演算パイプライン
と、ストアパイプライン）を停止させるのが原則
であつた。

本発明は、例えばベクトロード命令によつて、
主記憶装置１からベクトルレジスタ３にデータ転
送が行われている時に、該データ転送の中断が発
生すると、例え１サイクルの中断であつても、１
パイプラインサイクル（例えば、８サイクル）の
間、データ転送の中断を行つて、次のサイクルか
らベクトルレジスタ３にデータ転送を再開するよ
うな制御機構を備えているベクトルデータ処理装
置において、該ベクトルレジスタが連鎖している
場合、次の読み出し動作パイプラインの内、演算
パイプラインのみを停止させるパイプライン制御
回路に関係している。

(c) 従来技術と問題点 上記のように、従来技術においては、前記レジ
スタ連鎖状態の時、主記憶装置１からのデータの
供給が行われなくなると、総てのベクトルレジス
タ読み出しパイプラインに対して、クロツクスト
ツプを行うことにより、当該読み出しパイプライ
ンの動作を停止させていた。

この場合、演算パイプライン４に関しては、こ
のように制御しても、通常のパイプライン制御に
大きな影響はない。

即ち、該演算パイプライン４においては、演算
された結果を格納する対象がベクトルレジスタ３
であり、演算結果は無条件でベクトルレジスタ３
に格納されるのが普通である。

然しながら、ストアパイプラインのように、ベ
クトルレジスタ３から読み出されたデータが主記
憶装置１に格納される場合、主記憶制御装置に対
してアクセス要求を送出し、該要求が受け付けら
れた後に、パイプライン制御部６に対して転送さ
れてくる「メモリ書き込み許可信号」を受信して
からでないと、該主記憶装置１にデータを転送す
ることができない。

そして、該「メモリ書き込み許可信号」が、パ
イプライン制御部６に返つてくる迄にはかなりの
マシンサイクル数が必要であり、その時点からベ
クトルレジスタのデータ読み出しを実行したので
は、処理能力上大きな損失を招くことになる。

又、前述のように、ベクトルレジスタを、読み
出しパイプラインがアクセスできるタイミングは
規定されており、最悪の場合、「メモリ書き込み
許可信号」を受信してから７サイクル（８インタ
リーブの場合）待つて、８サイクル目において始
めてベクトルレジスタを読み出す場合もあり、且
つアクセス要求が受け付けられてから、メモリへ
の書き込み迄のサイクル数が不定であつたり、メ
モリアクセス制御が複雑になる問題がある。

そこで、現在のベクトルデータ処理装置おいて
は、前述のように、主記憶装置１とベクトルレジ
スタ３との間に、何段かのデータバツフア２を設
けておき、例えばストア処理の場合、決められた
マシンサイクル数の間（アクセス要求を出してか
らプライオリテイが取られ、パイプライン制御部
６に上記「メモリ書き込み許可主記憶装置」が返
つてくる迄の時間）に、ベクトルデータをデータ
バツフアに読み出せることが確実であると云う条
件の元で、アクセス要求を主記憶装置１に送出す
るように制御すると同時に、上記ベクトルレジス
タ３からストアデータを上記データバツフア２に
読み出し、該「メモリ書き込み許可信号」が返つ
てきた時に、該データバツフア２を読み出して、
主記憶装置１に該データを転送するようにしてい
るのである。

然しながら、前述のように、ベクトルレジスタ
３からの読み出しタイミングは規定されているの
で、その分を先行して、主記憶装置１に対するア
クセス要求の発信を先行させることはできる。

上記のような制御を行つているベクトルデータ
処理装置において、若し、上記のように、全読み
出しパイプラインを停止させてしまうと、ベクト
ルレジスタ３からデータバツフア２へ読み出しバ
スは、クロツクストツプにより、総て凍結されて
しまう。

従つて、この時点で既に送信されてしまつたア
クセス要求、或いはプライオリテイが既に取られ
てしまつたアクセス要求分のデータに関しては、
規定サイクル内にデータバツフア２に供給できる
保障はなくなる。

このことは、クロツクストツプの状態が、いつ
解除されるか全く予想できない為であり、この従
来方式の制御方法では、データ変化が起きる可能
性があることになる。

若し、あえて、上記のような全読み出しパイプ
ラインをクロツクストツプ制御により停止させる
とすれば、データバツフア２にデータを、予め読
み出しておき、該データバツフア２に存在するデ
ータについてのみ、アクセス要求を送出するよう
にしなければならず、パイプライン制御部６にお
けるオーバヘツドが大きくなることは明らかであ
る。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、ベクトルレジ
スタ読み出しパイプラインの内、演算パイプライ
ンのみをクロツクストツプにより制御し、アクセ
スパイプラインについては、クロツクストツプ制
御を行わず、フリーランでデータを読み出す方法
を提供することを目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によれば、１つ乃至
複数個のエレメントを同時にアクセス可能とする
ベクトルレジスタと、該ベクトルレジスタ間で演
算を行う演算パイプラインと、記憶装置と上記ベ
クトルレジスタ間でデータ転送を行う為のアクセ
スパイプラインとを備え、上記ベクトルレジスタ
が１つ乃至複数個のバンクに分けられ、それぞれ
のバンクをアクセスするタイミングが規定され、
上記ベクトルレジスタと上記記憶装置との間にデ
ータバツフアを有するベクトルデータ処理装置に
おいて、上記ベクトルレジスタへロードする命令
と、上記ベクトルレジスタを読み出す命令とによ
つて、ベクトルレジスタが連鎖状態にある時で、
上記記憶装置からのロードデータが涸渇した時、
読み出し動作パイプラインの内の演算パイプライ
ンのみをクロツクストツプさせる方法を提供する
ことによつて達成され、例えば、ベクトルストア
命令と全く関連のない他のベクトル命令におい
て、レジスタ連鎖中にクロツクストツプの状態が
発生しても、当該ベクトルストア命令は、何等の
影響を受けることなく、通常のベクトルストア動
作を続けることができ、ベクトルデータ処理装置
の処理能力の低下を防ぐ効果がある。又、ストア
アクセスパイプラインはフリーラン状態にあるの
で、ベクトルストア命令の立ち上がりを早くする
ことができる。

(f) 発明の実施例 本発明の主旨を要約すると、本発明は、主記憶
装置とベクトルレジスタの間にデータバツフアを
有するベクトルデータ処理装置において、ベクト
ルレジスタに対してデータをロードするベクトル
命令と、該ベクトルレジスタを読み出すベクトル
命令とによつて、ベクトルレジスタがレジスタ連
鎖状態にある時において、上記主記憶装置からの
ロードデータが涸渇した時、読み出しパイプライ
ンの内、演算パイプラインのみをクロツクストツ
プして、該ベクトルレジスタに対するアクセス制
御を行うようにしたものである。

以下本発明の実施例を図面によつて詳述する。
第７図は本発明を適用したベクトルデータ処理装
置の構成を示した図であり、第８図は従来方式に
よるアクセスパイプラインの動作の概略をタイム
チヤートで示した図であり、第９図は本発明を実
施した場合のアクセスパイプラインの動作の概略
をタイムチヤートで示した図である。

第７図において、１〜６は第４図で説明したも
のと同じものであり、７は主記憶制御部である。

本図において、パイプライン制御部６はパイプ
ラインを流れるデータの制御を行う他、主記憶制
御部７に対してアクセス要求ｃを送出し、前記
「メモリ書き込み許可信号」ｅを受け取り、デー
タバツフア２上のデータを主記憶装置７へ読み出
す制御、更に命令制御部５からレジスタ連鎖情報
を受信して、演算器（パイプライン）４に対する
クロツクストツプ制御等を行う。

主記憶制御部７は上記パイプライン制御部６よ
り送出されたアクセス要求ｃを受け取り、主記憶
優先順位に基づいて、複数のメモリアクセスを各
アクセスポートに割り当てる機能を有する。

本ベクトルデータ処理装置においては、命令制
御部５からの指示に基づいて、パイプライン制御
部６がロードアクセスパイプラインLAP，スト
アアクセスパイプラインSTP，及び演算パイプ
ライン４を制御しており、該ロードアクセスパイ
プラインLAPにおける書き込みベクトルレジス
タ３と、演算パイプライン４における読み出しベ
クトルレジスタ３との間に、前述のレジスタ連鎖
があるものとする。

そして、主記憶装置１からのロードデータがバ
ンク衝突等の原因により涸渇した時、上記パイプ
ライン制御部６は命令制御部５からの各種連鎖情
報に基づいて、読み出しパイプラインに対してク
ロツクストツプを実行して、該ベクトルロード命
令とベクトル演算命令との間の順序性を保つよう
に動作する。

この時、本発明においては、点線で囲んだ部分
に対してのみクロツクストツプ制御を行い、他の
読み出しパイプラインであるストアアクセスパイ
プラインSTPに対してはフリーランとするよう
に制御するところにポイントがある。

このようなクロツクストツプ制御をした時の効
果を、第７図を参照しながら、第８図、第９図の
動作タイムチヤートで、一層明確にする。

第８図は従来例における動作タイムチヤート
で、はアクセス要求発信サイクル、は優先順
序決定サイクル、は主記憶装置への書き込みサ
イクル、はデータバツフア読み出しサイクルを
示しており、ａはベクトルストア命令を実行し
て、ベクトルレジスタ３からエレメントデータを
読み出すタイミング、ｂはデータバツフア２で、
ベクトルレジスタ３から読み出したベクトルデー
タを受け取つたタイミング、ｃはアクセス要求発
信タイミング、ｄは主記憶制御部において、メモ
リアクセスのプライオリテイを決定している期間
（本例においては、３マシンサイクルを要してい
る例で示している）、ｅはパイプライン制御部６
において、「メモリ書き込み許可信号」を受け取
つたタイミング、ｆは主記憶装置１において、上
記エレメントデータを受け取つたタイミングを、
それぞれ示している。

本図から明らかな如く、従来方式においては、
前記クロツクストツプの制御が実行された時、ベ
クトルレジスタ３に対する読み出しパイプライン
を総て停止させるように動作するパイプライン制
御回路となつているので、データバツフア２に実
際にベクトルデータが読み出されたタイミングに
おいて、主記憶装置１に対するアクセス要求の発
信を行つており、該アクセス要求の発信から、該
「メモリ書き込み許可信号」を受け取る迄、該受
け取つたベクトルデータを保持しておく必要があ
る。

第９図は本発明を実施して、ベクトルストア命
令を実行した場合の動作をタイムチヤートで示し
たもので、〜，ａ〜ｆは第８図で説明したも
のと同じものである。

本発明を実施している場合においては、ストア
アクセスパイプラインはフリーランの状態にある
ので、例えば本図に示したように、主記憶装置１
に対するアクセス要求の発信ｃを、ベクトルレジ
スタ３の読み出しタイミングａと同時に行つてお
り、第８図の従来方式に比較して、明らかに、ベ
クトルストア命令の立ち上がりが速くなつている
ことが良く理解できる。

尚、本実施例においては、主記憶装置１に対す
るアクセス要求の発信ｃを、ベクトルレジスタ３
に対する読み出しタイミングａと同時に行つてい
る例を示したが、必ずしも同時とする必要はな
く、例えば何マシンサイクル後に、ベクトルレジ
スタ３からデータバツフア２にデータが読み出せ
ることが分かつている場合には、その読み出しタ
イミングに合わせて、主記憶装置１に対するアク
セス要求の発信ａを先行させても良いことは明ら
かである。

(g) 発明の効果 以上、詳細に説明したように、本発明のパイプ
ライン制御回路は、主記憶装置とベクトルレジス
タの間にデータバツフアを有するベクトルデータ
処理装置において、ベクトルレジスタに対してデ
ータをロードするベクトル命令と、該ベクトルレ
ジスタを読み出すベクトル命令とによつて、ベク
トルレジスタがレジスタ連鎖状態にある時におい
て、上記主記憶装置からのロードデータが涸渇し
た時、読み出しパイプラインの内、演算パイプラ
インのみをクロツクストツプして、該ベクトルレ
ジスタに対するアクセス制御を行うようにしたも
のであるので、例えば、ベクトルストア命令と全
く関連のない他のベクトル命令において、レジス
タ連鎖中にクロツクストツプ状態が発生しても、
該ベクトルストア命令は何等の影響を受けること
なく、通常のベクトルストア処理を続行すること
ができる他、従来方式に比較してベクトルストア
命令の立ち上がりを速くすることができ、当該ベ
クトルデータ処理装置の処理能力を向上させるこ
とができる効果がある。

【図面の簡単な説明】

第１図はベクトルデータ処理装置の概略を示す
図、第２図はベクトルレジスタの連鎖の状態を模
式的に示した図、第３図は上記連鎖の他の状態を
模式的に示した図、第４図は演算（又は、スト
ア）パイプラインをクロツクストツプさせる為の
構成を説明する図、第５図は連鎖情報の意味を説
明する図、第６図はベクトルレジスタにおけるバ
ンクの概念を説明する図、第７図は本発明を適用
したベクトルデータ処理装置の構成を示す図、第
８図は従来方式においてベクトルストア命令を実
行した時の動作をタイムチヤートで示した図、第
９図は本発明を実施してベクトルストア命令を実
行した時の動作をタイムチヤートで示した図であ
る。 図面において、１は主記憶装置、２はデータバ
ツフア、３はベクトルレジスタ、４は演算器（パ
イプライン）、５は命令制御部、６はパイプライ
ン制御部、はベクトルレジスタ書き込み開始信
号、はベクトルレジスタ書き込み終了信号、
はエレメント有効信号、はレジスタ連鎖検出信
号、Ｔ０〜Ｔ７はベクトルレジスタに対するアク
セスタイミング、ａはベクトルレジスタにおける
読み出しタイミング、ｂはデータバツフアにおい
てベクトルデータを受け取つたタイミングで、且
つ保持期間、ｃはメモリアクセス要求の発信タイ
ミング、ｄは主記憶制御部でプライオリテイを取
つている期間、ｅはパイプライン制御部が「メモ
リ書き込み許可信号」を受け取つたタイミング、
ｆは主記憶装置でベクトルデータを受け取つたタ
イミング、はメモリアクセス発信サイクル、
はプライオリテイ決定サイクル、は主記憶装置
に対する書き込みサイクル、はデータバツフア
からの読み出しサイクル、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ １つ乃至複数個のエレメントを同時にアクセ
   ス可能とするベクトルレジスタと、該ベクトルレ
   ジスタ間で演算を行う演算パイプラインと、記憶
   装置と上記ベクトルレジスタ間でデータ転送を行
   う為のアクセスパイプラインとを備え、上記ベク
   トルレジスタが１つ乃至複数個のバンクに分けら
   れ、それぞれのバンクをアクセスするタイミング
   が規定され、上記ベクトルレジスタと上記記憶装
   置との間にデータバツフアを有するベクトルデー
   タ処理装置において、上記ベクトルレジスタへロ
   ードする命令と、上記ベクトルレジスタを読み出
   す命令とによつて、ベクトルレジスタが連鎖状態
   にある時で、上記記憶装置からのロードデータが
   涸渇した時、読み出し動作パイプラインの内の演
   算パイプラインのみをクロツクストツプさせる
   が、アクセスパイプラインはクロツクストツプさ
   せないで、上記ベクトルレジスタに対するアクセ
   ス制御を行う機能を備えたことを特徴とするパイ
   プライン制御回路。