JPH0675855A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 少ないハードウェアでキャッシュの無効化処
理の性能を向上する。 【構成】 ＣＰＵ装置１０と、主記憶装置２０と、入出
力装置３０とから成り、システムバス１の他に、メモリ
バス２を備えた情報処理装置において、入出力装置３０
から主記憶装置２０へのライト処理及びこれに伴なうＣ
ＰＵ装置１０のキャッシュ無効化処理を以下のように行
なう。入出力装置３０から主記憶装置２０へのライト要
求をシステムバス１を介して主記憶装置２０で受付け
る。そして、この要求によるキャッシュ無効化を主記憶
装置２０のデータ書換時に、主記憶装置２０がメモリバ
ス２を通してＣＰＵ装置１０に無効化要求を送出するこ
とにより行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
ＣＰＵ装置と主記憶装置との間のキャッシュメモリを無
効化する際のキャッシュ制御方式に関するものである。

【０００２】

【従来の技術】図２は、従来のキャッシュ制御方式を適
用したシステムの一例のブロック図である。図示の例で
は、メモリバス２を備えた情報処理装置に、キャッシュ
機構が設けられている。このような情報処理装置は、以
下の特徴を持つ。 （１）システムバス１とメモリバス２との２つのバスを
備えている。システムバス１には、ＣＰＵ装置４０、主
記憶装置５０、入出力（Ｉ／Ｏ）装置３０等が接続され
ている。メモリバス２には、ＣＰＵ装置４０及び主記憶
装置５０が接続されている。ＣＰＵ装置４０は、メモリ
バス２を使用することにより、システムバス１を使用す
る場合と比較して、より高速に主記憶装置５０にアクセ
スすることができる。

【０００３】（２）ＣＰＵ装置４０は、主記憶の写しを
キャッシュとして持つ。即ち、ＣＰＵ部４１は、命令フ
ェッチやデータのリード・ライト等でキャッシュ部４２
にアクセスする。キャッシュ部４２は、メモリバスイン
タフェース部４３に接続されており、必要に応じてメモ
リバス２に対し、アクセス要求を送出し、応答を受信す
ると、結果をＣＰＵ部４１へ通知する。尚、入出力装置
３０は、例えば、磁気ディスク装置等から成り、ＣＰＵ
装置４０で実行されるプログラムや処理対象となるデー
タ等を格納しており、システムバスインタフェース部４
４及びシステムバス１を介して主記憶装置５０との間の
データ転送命令を受ける。主記憶装置５０は、ＲＡＭ部
５１にデータを記憶し、ＣＰＵ装置４０及び入出力装置
３０とのデータの授受のためのＲＡＭコントロール部５
２、メモリインタフェース部５３及びシステムバスイン
タフェース部５４を備えている。

【０００４】このような（１）及び（２）の特徴を持つ
装置において、入出力装置３０が主記憶を書き換えよう
とした場合、ＣＰＵ装置４０は、もしそのデータを主記
憶の写しとしてキャッシュに所有していたならば、その
データを無効化（インバリデイト）しなければならな
い。この場合、従来は、ＣＰＵ装置４０がシステムバス
１を監視しており、入出力装置３０から主記憶への書き
込みを検出すると、自らのキャッシュを無効化する。と
ころで、２つのバスを備えたシステムの場合、ＣＰＵ装
置４０はシステムバス１に比べて高速にメモリバス２を
通して主記憶装置５０にアクセスするため、この無効化
のタイミングは十分考慮されなければならない。このタ
イミングは、実際に主記憶装置５０内でデータが書き換
わるタイミングか又はそれ以降になるように作られてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述のように２つのバスを備えたシステムの場合、キャッ
シュメモリを無効化するタイミングを考慮しなければな
らないというところに問題点があった。つまり、ＣＰＵ
装置４０がシステムバス１を監視して主記憶装置５０へ
の書き込みを検出し、直ちに自らのキャッシュを無効化
したとすると、次のような問題が発生する。

【０００６】無効化したアドレスに対し、直ちにＣＰＵ
装置４０がキャッシュ部４２に対してリード要求を送出
したとする。このとき、キャッシュミスとなるので、キ
ャッシュ部４２はメモリバスインタフェース部４３を介
してメモリバス２へリード要求を送出する。一方、主記
憶装置５０では先にシステムバス１からライト要求を受
信しており、この要求の処理が待ちの状態にあったとす
る。この場合、主記憶装置５０の内部で同アドレスに対
するシステムバス１からのライト要求とメモリバス２か
らのリード要求の競合が発生する。そして、もし、メモ
リバス２からのリード要求が先に処理されるようなこと
になれば、ＣＰＵ装置４０は主記憶装置５０のＲＡＭ部
５１が書き換えられる前のデータを受け取ることにな
る。すると、この後、システムバス１からのライト要求
が処理されるので、ＣＰＵ装置４０に送出したデータは
主記憶装置５０の内部で送出後に書き換えられてしま
い、キャッシュと主記憶の間でデータの不一致が発生す
る。

【０００７】この問題を解決するための方法として、以
下の２つの方法がある。 （１）ＣＰＵ装置４０のキャッシュ無効化のタイミング
をアドレスを受信したｎサイクル後とする。ここに、ｎ
サイクルは、主記憶装置５０の内部でのライト要求の処
理開始以降に設定される。 （２）以下の場合の不具合を解消するため、主記憶装置
５０は、アクセス要求の受付順に処理を実行する。即
ち、システムバス１上のライト要求がＣＰＵ装置４０の
メモリバス２へのリード要求を引き起こす場合がある。
つまり、入出力装置３０がシステムバス１を介して主記
憶装置５０にデータをライトする要求を出したとする。
そして、そのライトの対象となるデータがキャッシュ部
４２に転記されていたとする。このとき、ＣＰＵ装置４
０がすぐにキャッシュの無効化を行なうと、たまたまそ
のデータをＣＰＵ部４１がリードしようとしたとき、キ
ャッシュ部４２上ですでにそのデータが無効化されてい
ることになる。従って、この場合、ＣＰＵ装置４０は、
メモリバス２を介して主記憶装置５０へリード要求を出
す。この結果、主記憶装置５０には、システムバスから
のライト要求、メモリバス２からのリード要求の順でア
クセスが来る。従って、主記憶装置５０は必ずこの順で
それぞれの要求に対する処理を実行するように制御す
る。

【０００８】ところが、これらの方法には、以下のよう
な欠点がある。 （１）システムバス１上にライト要求が連続して発生し
た場合、ＣＰＵ装置４０中の無効化処理がたまり込みや
すくなる。このたまり込みは、ｎサイクルのｎ値が大き
くなればなるほど著しい。そして、ＣＰＵ装置４０の無
効化処理用のアドレスバッファがいっぱいになると、次
の要求を受付けられないため、ＣＰＵ装置４０はシステ
ムバス１に対して新たなライト要求を送出しないように
通知する。このため、システムバス１がロックされてし
まい、バスのスループットの低下を招くおそれがある。 （２）主記憶装置５０のアクセス順に要求を処理するた
めには、主記憶装置５０の内部にアクセス順を記憶し、
逐次処理していく機構（スケジューラ）が必要となり、
制御が複雑になり、ハードウェア量が増加する。本発明
は、以上の点に着目してなされたもので、バスのスルー
プットの低下を防止するとともに、ハードウェアの複雑
化を防止したキャッシュ制御方式を提供することを目的
とするものである。

【０００９】

【課題を解決するための手段】本発明のキャッシュ制御
方式は、キャッシュメモリを備えたＣＰＵ装置と、主記
憶装置と、入出力装置とをシステムバスで接続し、前記
ＣＰＵ装置と、前記主記憶装置とをメモリバスで接続
し、当該メモリバスを介して前記ＣＰＵ装置が前記主記
憶装置をアクセスし、前記システムバスを介して前記入
出力装置が前記主記憶装置をアクセスする場合におい
て、前記入出力装置が前記システムバスを介して前記主
記憶装置へライト要求を出したとき、当該主記憶装置が
前記メモリバスを介して前記ＣＰＵ装置にキャッシュメ
モリの無効化要求を送出することを特徴とするものであ
る。

【００１０】

【作用】本発明のキャッシュ制御方式においては、ＣＰ
Ｕ装置がシステムバスを監視してキャッシュを無効化す
るのではなく、主記憶装置がライト要求を受信し、デー
タを書き換えようとするのと同時か、又はその後にメモ
リバスを通してＣＰＵ装置に無効化要求を送出する。こ
れにより、キャッシュの無効化処理による主記憶とキャ
ッシュとのデータの不一致を防止する。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のキャッシュ制御方式を適
用したシステムの一実施例のブロック図である。図示の
システムには、システムバス１と、メモリバスの２つの
バスが備えられている。システムバス１には、ＣＰＵ装
置１０、主記憶装置２０、及び入出力装置３０が接続さ
れている。メモリバス２には、ＣＰＵ装置１０、及び主
記憶装置２０が接続されている。主記憶装置２０は、シ
ステムバス１及びメモリバス２からアクセス要求を受信
するため、それぞれのバスに対してインタフェース部を
持つ。即ち、システムバスインタフェース部２４及びメ
モリバスインタフェース部２３を持つ。これにより、Ｒ
ＡＭコントロール部２２でそれぞれのバスからの競合を
とり、ＲＡＭ部２１にアクセスし、要求を処理し、それ
ぞれのバスインタフェース部に対し、応答を返す。

【００１２】ＣＰＵ装置１０は、メモリバス２を通して
主記憶装置２０をアクセスする。このＣＰＵ装置１０
は、ＣＰＵ部１１、キャッシュ部１２等から成る。ＣＰ
Ｕ部１１は、命令フェッチやデータのリード・ライト等
でキャッシュ部１２にアクセスする。キャッシュ部１２
は、メモリバスインタフェース部に接続されており、必
要に応じてメモリバス２に対し、アクセス要求を送出
し、応答を受信すると、結果をＣＰＵ部１１へ通知す
る。即ち、キャッシュ部１２は、周知のように、キャッ
シュメモリとこれを管理し、制御するキャッシュ制御部
等から成る。そして、ＣＰＵ部１１のアクセス対象であ
るデータがキャッシュ上に存在するときは、キャッシュ
上からＣＰＵ部１１へデータを転送する。一方、キャッ
シュ上にデータが存在しないときは、メモリバス２に対
し、主記憶装置２０へのアクセス要求を出す。そして、
送られたデータをＣＰＵ部１１へ送る。入出力装置３０
は、例えば、磁気ディスク装置等から成り、ＣＰＵ装置
１０で実行されるプログラムや処理対象となるデータ等
を格納している。

【００１３】次に、上述した装置の動作を説明する。ま
ず、入出力装置３０から主記憶装置２０に対してライト
要求が送出される。すると、主記憶装置２０は、システ
ムバスインタフェース部２４でその要求を受信し、ＲＡ
Ｍコントロール部２２に伝達する。これにより、ＲＡＭ
コントロール部２２は、メモリバスインタフェース部２
３と競合をとり、ＲＡＭ部２１にデータを書き込みなが
ら、メモリバスインタフェース部２３に対し、無効化要
求送出指示を送る。メモリバスインタフェース部２３
は、無効化要求送出指示を受信すると、メモリバス２に
対して無効化要求を送出する。ＣＰＵ装置１０では、無
効化要求をメモリバスインタフェース部１３で受信する
と、メモリバスインタフェース部１３からキャッシュ部
１２に対し、無効化要求指示が送られる。無効化要求指
示はアドレスとともに送られるが、これをキャッシュ部
１２が受信すると、同アドレスの主記憶の写しをキャッ
シュ部１２が持っていた場合、この写しは無効化され
る。この結果、主記憶装置２０の内容が書き換わると、
その結果がＣＰＵ装置１０のキャッシュ部１２に反映さ
れる。

【００１４】

【発明の効果】以上説明したように、本発明のキャッシ
ュ制御方式によれば、ＣＰＵ装置が主記憶装置をアクセ
スするルートであるメモリバスを介して主記憶装置によ
りキャッシュ無効化要求を出すようにしたので、主記憶
装置の内容が書き換えられた後に必ずＣＰＵ装置のキャ
ッシュが無効化されるようにでき、この処理の順番が入
れ替わることは起こり得ない。従って、主記憶装置とキ
ャッシュの間でデータの一致を保証することができる。
また、キャッシュ部に対する無効化の要求が一方向（こ
の場合はメモリバス）からのみであるので、キャッシュ
部の制御が簡素化され、ハードウェア量も少なくするこ
とができる。更に、主記憶装置のＲＡＭコントロール部
が複雑になるものの、ＣＰＵ装置のシステムバスインタ
フェース部でのライト要求の監視、アドレスの保持等の
機能が必要なくなるので、制御の簡単化及びハードウェ
ア量の削減を行なうことができる。

【図面の簡単な説明】

【図１】本発明のキャッシュ制御方式を適用したシステ
ムの一実施例のブロック図である。

【図２】従来のキャッシュ制御方式を適用したシステム
の一例のブロック図である。

【符号の説明】

１ システムバス ２ メモリバス １０ ＣＰＵ装置 ２０ 主記憶装置 ３０ 入出力装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを備えたＣＰＵ装置
   と、主記憶装置と、入出力装置とをシステムバスで接続
   し、 前記ＣＰＵ装置と、前記主記憶装置とをメモリバスで接
   続し、 当該メモリバスを介して前記ＣＰＵ装置が前記主記憶装
   置をアクセスし、 前記システムバスを介して前記入出力装置が前記主記憶
   装置をアクセスする場合において、 前記入出力装置が前記システムバスを介して前記主記憶
   装置へライト要求を出したとき、当該主記憶装置が前記
   メモリバスを介して前記ＣＰＵ装置にキャッシュメモリ
   の無効化要求を送出することを特徴とするキャッシュ制
   御方式。