JPH06282528A - データ転送方法及びそのシステム - Google Patents

データ転送方法及びそのシステム

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JPH06282528A
JPH06282528A JP5319619A JP31961993A JPH06282528A JP H06282528 A JPH06282528 A JP H06282528A JP 5319619 A JP5319619 A JP 5319619A JP 31961993 A JP31961993 A JP 31961993A JP H06282528 A JPH06282528 A JP H06282528A
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JP5319619A
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Michael S Allen
マイケル・エス・アレン
Charles R Moore
チャールズ・アール・ムーア
Robert J Reese
ロバート・ジェイ・リース
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Original Assignee
International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

Abstract

(57)【要約】 【目的】 データ処理システムにおいてデータ転送の効
率を向上させる方法及びシステムを提供すること。 【構成】 多数のプロセッサのそれぞれが、共通バスを
介して転送されるデータを記憶するための付属のバッフ
ァを有している。共通バスはプロセッサとメモリを互い
に接続している。多数のプロセッサの各々は、他の１つ
のプロセッサが作業を試みた後の特定の期間中、共通バ
スを継続的にモニタし、そしてその試みた作業がデータ
処理システム内のデータ・コヒーレンスに違背しそうな
場合に選択された制御信号を出すことができる。該制御
信号が共通バス上に出された場合は、バッファからその
プロセッサへのデータ転送が禁止される。該制御信号が
共通バス上に出されない場合は、バッファからそのプロ
セッサへデータのデータ転送が許可される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広くはデータ処理シス
テムにおいてデータ転送の効率を向上させることに関
し、特に、マルチプロセッサ・データ処理システムにお
いてデータ転送の効率を向上させるための方法及びシス
テムに関するものである。さらに特定すると、マルチプ
ロセッサ・データ処理システム内におけるデータ転送に
よってデータ・コヒーレンス（データの同一性）問題が
生じるか否かを判断するに先立って試行的にデータ転送
を行い、引き続いて、この試みられた作業がマルチプロ
セッサ・データ処理システム内のデータ・コヒーレンス
に違背する可能性を示す選択された制御信号が共通バス
上に現れた場合には、これに対応してマルチプロセッサ
の１つに対してデータ転送の完了を禁止するための方法
及びシステムに関する。
【０００２】
【従来の技術】現在、データ処理システムの設計者は、
システムの性能の面を強化するための試みを続けてい
る。データ処理システムの効率を高める技術の１つとし
て、システム内に多数のプロセッサを設ける技術があ
る。このマルチプロセッサ・データ処理システムにおけ
る各プロセッサは、通常、小さい特別なメモリもしくは
「キャッシュ」を有している。これは好適には、当業者
に周知の方法によって、システム・メモリ内のデータや
命令にアクセスするために用いられるものである。キャ
ッシュ・メモリ・システムの大きさの設定や利用方法に
ついては、データ処理システム技術においてよく知られ
た派生的専門技術であり、従って本出願中では触れない
ことにする。しかしながら当業者であれば、昨今の関連
のキャッシュ技術を利用することにより、一時的にキャ
ッシュもしくはメモリ・インターフェース内に記憶され
たデータを用いることによって、システム・メモリへの
アクセスをかなりの割合で実行できることが理解できよ
う。
【０００３】メモリがより小さなキャッシュに分散して
いるマルチプロセッサ・システムにおいて生じる問題の
１つは、あるキャッシュ動作が、あるプロセッサを過負
荷状態にしたり及び／またはそれに関係するキャッシュ
内のデータのブロックを無効にしたりしてしまうことで
ある。単一プロセッサの環境においてはデータのブロッ
クが１カ所か２カ所にしか存在しないので、この動作は
比較的直接的な動作である。即ち、データのブロックは
キャッシュ内にあるかもしくは主メモリ内にあるかのい
ずれかである。しかしながらマルチプロセッサの環境に
おいては他のプロセッサがその関連するキャッシュ内に
同じデータのブロックを有しているかも知れず、且つデ
ータのブロックが変更されるかされないか不明であるた
め、これらの機能は複雑になる。
【０００４】マルチプロセッサ・システムにおけるデー
タ・コヒーレンスを維持するための１つの方法は、デー
タを要求しているプロセッサに実際に転送する前に、そ
のデータが「適したデータ」であることを検証するもの
である。この方法によるシステムにおいては、検証プロ
セスがあるために時間的遅延を生じてしまう。各プロセ
ッサがそれぞれのキャッシュを備えているマルチプロセ
ッサ・システムにおいては各キャッシュ毎に検査を要す
るために、この時間的遅延が増大する。このことは、デ
ータ・コヒーレンス問題を生じる可能性のあるアドレス
にあるデータに向けられた要求を調べるために、各プロ
セッサが共通バス上における作業を「詮索」できるよう
にすることで克服される。
【０００５】従って、マルチプロセッサ・データ処理シ
ステム内におけるデータ転送によってデータ・コヒーレ
ンス問題が生じるか否かを判断するに先立って試行的に
データ転送することを可能にし、引き続いて、この試み
られた作業がデータ・コヒーレンスに違背する可能性を
示す選択された制御信号が共通バス上に現れた場合に
は、これに対応してデータ転送の完了を禁止することに
よって、データ転送の効率を向上させる方法及びシステ
ムが必要であることが明らかであろう。
【０００６】
【発明が解決しようとする課題】本発明の目的は、デー
タ処理システムにおけるデータ転送の効率を向上させる
ことである。さらに本発明の目的は、マルチプロセッサ
・データ処理システムにおいてデータ転送の効率を向上
させるための方法及びシステムを提供することである。
さらに本発明の目的は、マルチプロセッサ・データ処理
システム内におけるデータ転送によってデータ・コヒー
レンス問題が生じるか否かを判断するに先立って試行的
にデータ転送を行い、引き続いて、この試みられた作業
がマルチプロセッサ・データ処理システム内のデータ・
コヒーレンスに違背する可能性を示す選択された制御信
号が共通バス上に現れた場合には、これに対応してマル
チプロセッサの１つに対してデータ転送の完了を禁止す
るための、優れた方法及びシステムを提供することであ
る。
【０００７】
【課題を解決するための手段】上記の目的は、以下の記
載の通りに達成される。即ちデータ処理システムにおい
て、メモリからプロセッサへのデータ転送の効率を向上
させるための方法及びシステムが設けられる。多数のプ
ロセッサの各々は、そのプロセッサとメモリを互いに接
続する共通バスを介して転送されるデータを記憶するた
めにバッファを備えている。多数のプロセッサの各々
は、他の１つのプロセッサが作業を試みた後の特定の期
間中、共通バスを継続的にモニタし、そしてその試みた
作業がデータ処理システム内のデータ・コヒーレンスに
違背しそうな場合に選択された制御信号を出すことがで
きる。従って、データは、多数のプロセッサの１つによ
る要求に応じてメモリからそのプロセッサに付属するバ
ッファへ転送され、そして特定の期間が終了するまで
は、即ちこの転送がデータ・コヒーレンス問題を生じる
可能性があるか否かが判断されるまではそのバッファ内
に記憶される。この特定の期間の間、共通バスは継続的
にモニタされる。この特定の期間の終了前に、選択され
た制御信号が共通バス上に出された場合は、バッファか
らそのプロセッサへのデータ転送が禁止される。この選
択された制御信号が共通バス上に出されない場合は、バ
ッファからそのプロセッサへデータのデータ転送が許可
される。本発明の目的、特徴、及び利点は以下の詳細な
説明により明らかになるであろう。
【０００８】
【実施例】図１は、本発明による方法を実施するために
利用できるマルチプロセッサ・データ処理システム６の
ハイレベルのブロック図である。図示の通り、マルチプ
ロセッサ・データ処理システム６は、多数のスカラ・プ
ロセッサ１０を用いて構築され、それらの各々がバス８
を用いてシステム・メモリ１８に接続されている。マル
チプロセッサ・データ処理システム６のような強く結合
された対称的マルチプロセッサ・システムにおいては、
システム６内の各プロセッサ１０をメモリ１８に対する
読取り及び書込みのために用いることができる。
【０００９】図１に示されたように、そして以下に詳細
に述べるように、マルチプロセッサ・データ処理システ
ム６内の各プロセッサは、キャッシュ・メモリ４０を備
えている。キャッシュ・メモリ４０は、システム・メモ
リ１８から選択された命令やデータに対し効率的且つ一
時的にアクセスしたり記憶したりするために用いられ
る。キャッシュ・メモリがメモリ空間を構築するという
観点において、マルチプロセッサ・データ処理システム
６の正確な動作を保証するために各キャッシュ・メモリ
４０間のコヒーレンス（同一性）を維持することは重要
である。キャッシュ・メモリ４０に加えて、レベル２キ
ャッシュ２０もしくは２次キャッシュをシステム・メモ
リ１８とバス８との間に設けてもよい。レベル２キャッ
シュ２０は、データ転送の効率を改善するために設けら
れる。通常、レベル２キャッシュ２０はキャッシュ４０
よりも大きく且つ多くのデータを記憶することができる
が、応答速度は遅い。レベル２キャッシュ２０は、プロ
セッサ１０の１つから要求されそうな他のデータに加え
てキャッシュ・メモリ４０に記憶されたデータの複写も
含んでいる。従って、レベル２キャッシュ２０を追加す
ることにより、キャッシュ・メモリ４０またはレベル２
キャッシュ２０のいずれかにおいてプロセッサ１０の１
つからのデータ要求の可能性が増すことになるだろう。
【００１０】図２は、図１のマルチプロセッサ・データ
処理システム内のキャッシュ・メモリもしくはバス・イ
ンターフェースのハイレベルのブロック図である。キャ
ッシュ・メモリ４０はメモリ待ち行列６０を介してバス
８へ接続されている。本発明の重要な特徴であるが、キ
ャッシュ・メモリ４０に対するロード及び記憶は入力待
ち行列４２を介して行われる。キャッシュ・メモリ４０
へのアクセスは、周知の方法によりキャッシュ調停制御
装置４８を介して行われる。
【００１１】キャッシュ・メモリ４０内に示されている
ように、一般的に複数のキャッシュ・タグ５２が設けら
れている。各キャッシュ・タグは、キャッシュ・メモリ
４０内のキャッシュ・データ５０へのアクセスを指示し
且つ制御するために用いられる。キャッシュ状態領域５
４は、キャッシュ・メモリ４０内の各エントリに対して
キャッシュ状態を標示するために用いられる。図示され
た本発明の実施例では、通常「ＭＥＳＩ」と呼ばれる４
状態キャッシュ・プロトコルが用いられている。当業者
であれば、これらの４個のアルファベットの各々がキャ
ッシュ・メモリ４０内のデータについての特定の状態に
対応することを理解できるであろう。即ち、４つの状態
とは、「変更」、「専有」、「共有」、「無効」であ
る。さらに、最新使用プロトコル５６もまたキャッシュ
・メモリ４０内に示されている。最新使用プロトコル５
６は、キャッシュ内に要求されたデータがないため追加
のデータをキャッシュ内に入力する場合、どのデータを
キャッシュ・メモリから取り除かねばならないかを決定
するために用いられるものである。
【００１２】マルチプロセッサ・システムにおいては、
複数のマルチプロセッサが、ほとんど同時に同じデータ
に対してアクセスまたは変更を行おうとする場合があり
得る。データ・コヒーレンスを維持するために、プロセ
ッサ１０は、バス８上の全てのデータを読取りバッファ
６４に入力することによって他のプロセッサの作業をモ
ニタする、あるいは「詮索」する。そして各プロセッサ
１０は、他のプロセッサ１０による作業がデータ・コヒ
ーレンスに違背するか否かを判断することができる。デ
ータ・コヒーレンスに違背する場合、プロセッサ１０
は、データ・コヒーレンス問題の可能性を示す選択され
た制御信号をバス８上に出すことができる。読取りバッ
ファ６４内のデータは、再ロードバッファ６６内に置か
れる。データ・コヒーレンスに違背する場合、再ロード
バッファ６６内のデータは、プロセッサ１０への転送を
禁止される。
【００１３】バス制御論理６２は、再ロードバッファに
対して、他のプロセッサによる作業の試行後の特定期間
の間、選択された制御信号がバス上に存在するか否かを
示す。もしその期間の間、選択された制御信号が存在し
なかった場合、再ロードバッファ６６内のデータはキャ
ッシュ調停制御装置４８に置かれる。
【００１４】図３は、本発明によるデータ転送を示した
タイミング図である。信号７０は同期バスであり、図示
されている他の信号のクロック信号となる。信号７１
は、アドレス信号及びアドレス一致制御信号を示してい
る。信号７２は、アドレス・バス・サイクルの開始を示
している。プロセッサの１つ１０が、データのアドレス
を転送することによってデータ要求するとする。次に信
号７４は、そのアドレス転送の終了の認知を示してい
る。信号７６は、通常データ転送に対して出されるデー
タ・バスの許可を示している。次に信号７８は、データ
がプロセッサ１０に転送されたことの認知を示してい
る。この認知は、実際のデータ転送と同時に行われる。
信号８０は、信号７２及び信号７４で示した転送された
アドレスに関するデータがバス８上に存在することを示
している。
【００１５】次に信号８２は、現在読取りバッファ６４
に存在している、バス８からのデータを示している。図
示の通り、データは、クロック・サイクル３の間に読取
りバッファ６４内に転送される。因みに、このデータ転
送の認知は既にクロック・サイクル２で行われている。
その後データは、信号８４で示されるようにクロック・
サイクル４の間に再ロードバッファ６６内に転送され
る。この間、プロセッサ１０はバス８をモニタしてお
り、そして図示の信号８６の存在を検知することができ
る。信号８６は、データ・コヒーレンス問題が検知され
た場合に出されるものである。信号８６が検知された場
合には信号８８が出されず、そして信号８８が出されな
いことによってプロセッサへのデータ転送が禁止され
る。しかしながら、もし信号８６が検知されない場合は
信号８８が出され、そして信号９０で示されるようにデ
ータがプロセッサへ転送される。
【００１６】図４は、本発明の方法及びシステムによ
る、システム・メモリからプロセッサの持つバッファへ
のデータ転送を示すハイレベルの流れ図である。このプ
ロセスはブロック１００で開始され、ブロック１０２に
進む。ブロック１０２は、マルチプロセッサ・データ処
理システム６内のプロセッサによるデータ転送要求の開
始を示している。これは、データ要求とそのデータのア
ドレスをバス８上に転送することによって開始される。
【００１７】次に、本発明の重要な特徴であるところの
２つのプロセスが同時に生じる。即ちブロック１０４で
は、他のプロセッサがそのデータ転送に関わるデータ・
コヒーレンス問題を指摘するかも知れない特定の期間
中、共通バスを継続的にモニタする。同時にブロック１
０６では、他のプロセッサがそのデータ転送に関わるデ
ータ・コヒーレンス問題を指摘するために許容された期
間中に、即ち保留期間中に、プロセスを開始したプロセ
ッサのバッファにデータが転送される。この方法におい
て、データ・コヒーレンス問題が存在するか否かを判断
するために必要な遅延期間が終了する前に、データを高
速キャッシュ・メモリから速やかに転送でき、それによ
ってデータ転送効率を著しく向上させることは、当業者
であれば理解できるであろう。
【００１８】次に、ブロック１０８において、他のプロ
セッサがそのデータ転送に関わるデータ・コヒーレンス
問題を指摘するために許容された期間の終了前に、アド
レス再試行もしくは「ＡＲＥＴＲＹ」信号が共通バス上
に在るか否かを判断する。ＡＲＥＴＲＹ信号は、このよ
うなシステムにおいてプロセッサがデータ・コヒーレン
ス問題の可能性を示すために通常用いる信号である。そ
して、このＡＲＥＴＲＹ信号を開始したプロセッサによ
ってデータ・コヒーレンス問題が解決されるまで、繰り
返し出すようにしてもよい。ＡＲＥＴＲＹ信号がこのシ
ステム内の別のプロセッサによって出された場合には、
プロセスはブロック１１０に進む。
【００１９】ブロック１１０は、バッファからそのプロ
セッサへのデータ転送の禁止を示している。このよう
に、データは、データ・コヒーレンス問題が存在するか
否かを実際に判断する前に、メモリからそのプロセッサ
に付属するバッファに転送することができる。そしてそ
の後、データ・コヒーレンスの可能性を示す信号がバス
上に出された場合にはバッファからそのプロセッサへの
データ転送が選択的に禁止される。そしてそのプロセス
はブロック１１２へ進み、次の転送が行われるのを待つ
ために戻る。
【００２０】再びブロック１０８において、ＡＲＥＴＲ
Ｙ信号が許容される時間が終了する前に別のプロセッサ
からＡＲＥＴＲＹ信号が出されなかった場合、プロセス
はブロック１１４へ進む。ブロック１１４は、バッファ
からそのプロセッサへの高速のデータ転送を示してお
り、それによってデータをプロセッサに転送する速度と
効率が著しく向上する。バッファからそのプロセッサへ
のデータ転送の後に、プロセスは再びブロック１１２へ
進み、次のデータ転送を待つために戻る。
【００２１】以下、本発明に関して以下の事項を開示す
る。 （１）共通バスを介して互いに接続されたメモリ及び多
数のプロセッサを有し、該多数のプロセッサのそれぞれ
がデータを記憶するための付属のバッファを備え、該多
数のプロセッサのそれぞれが該共通バスを継続的にモニ
タし、該多数のプロセッサの中の別のプロセッサが試行
した作業がデータ処理システム内のデータ・コヒーレン
スに違背する可能性がある場合には、該試行された作業
後の特定の期間中に選択された制御信号を出すことがで
きる、該メモリから該多数のプロセッサの１つへのデー
タ転送効率を向上させるためのデータ処理システムにお
ける方法であって、前記多数のプロセッサの１つからの
要求に応じて、前記特定の期間中に前記メモリから該多
数のプロセッサの１つに付属するバッファへデータを転
送するステップと、前記データを前記バッファに記憶す
るステップと、前記特定の期間中に前記共通バスをモニ
タするステップと、前記共通バス上に前記選択された制
御信号が存在する場合には、前記バッファから前記多数
のプロセッサの前記１つへのデータ転送を禁止するステ
ップと、前記特定の期間中に前記共通バス上に前記選択
された制御信号が存在しない場合には、前記バッファか
ら前記多数のプロセッサの前記１つへのデータ転送を許
可することによって、データ転送効率を著しく向上させ
るステップとを含む、データ処理システムにおけるデー
タ転送効率を向上させる方法。 （２）前記多数のプロセッサの１つからの要求に応じ
て、前記特定の期間中に前記メモリから前記多数のプロ
セッサの１つに付属するバッファへデータを転送するス
テップが、前記多数のプロセッサの前記１つによるデー
タ・アドレスの転送に応じて前記メモリから前記多数の
プロセッサの１つに付属するバッファへデータを転送す
るステップを含む、請求項１に記載のデータ処理システ
ムにおけるデータ転送効率を向上させる方法。 （３）前記共通バス上に前記選択された制御信号が存在
する場合に、前記多数のプロセッサの１つに付属するバ
ッファから該多数のプロセッサの該１つへのデータ転送
を禁止するステップが、前記共通バス上にアドレス再試
行（ＡＲＥＴＲＹ）信号が存在する場合に、前記バッフ
ァから前記多数のプロセッサの前記１つへのデータ転送
を禁止するステップを含む、請求項１に記載のデータ処
理システムにおけるデータ転送効率を向上させる方法。 （４）前記特定の期間中に前記共通バス上に前記選択さ
れた制御信号が存在しない場合に、前記多数のプロセッ
サの１つに付属するバッファから該多数のプロセッサの
該１つへのデータ転送を許可するステップが、前記特定
の期間中に前記共通バス上に前記選択された制御信号が
存在しない場合に、前記データの調停を前記多数のプロ
セッサの前記１つに付属するキャッシュ・メモリに選択
的に許可するステップを含む、請求項１に記載のデータ
処理システムにおけるデータ転送効率を向上させる方
法。 （５）共通バスを介して互いに接続されたメモリ及び多
数のプロセッサを有し、該多数のプロセッサのそれぞれ
がデータを記憶するための付属のバッファを備え、該多
数のプロセッサのそれぞれが該共通バスを継続的にモニ
タし、該多数のプロセッサの中の別のプロセッサが試行
した作業がデータ処理システム内のデータ・コヒーレン
スに違背する可能性がある場合には、該試行された作業
後の特定の期間中に選択された制御信号を出すことがで
きる、該メモリから該多数のプロセッサの１つへのデー
タ転送効率を向上させるデータ処理システムであって、
前記多数のプロセッサの１つからの要求に応じて、前記
特定の期間中に前記メモリから該多数のプロセッサの１
つに付属するバッファへデータを転送する手段と、前記
データを前記バッファに記憶する手段と、前記特定の期
間中に前記共通バスをモニタする手段と、前記共通バス
上に前記選択された制御信号が存在する場合には、前記
バッファから前記多数のプロセッサの前記１つへのデー
タ転送を禁止する手段と、前記特定の期間中に前記共通
バス上に前記選択された制御信号が存在しない場合に
は、前記バッファから前記多数のプロセッサの前記１つ
へのデータ転送を許可することによって、データ転送効
率を著しく向上させる手段とを含む、データ処理システ
ム。 （６）前記多数のプロセッサの１つからの要求に応じ
て、前記特定の期間中に前記メモリから前記多数のプロ
セッサの１つに付属するバッファへデータを転送する手
段が、前記多数のプロセッサの前記１つによるデータ・
アドレスの転送に応じて前記メモリから前記多数のプロ
セッサの１つに付属するバッファへデータを転送する手
段を含む、請求項５に記載のデータ処理システム。 （７）前記共通バス上に前記選択された制御信号が存在
する場合に、前記多数のプロセッサの１つに付属するバ
ッファから該多数のプロセッサの該１つへのデータ転送
を禁止する手段が、前記共通バス上にアドレス再試行
（ＡＲＥＴＲＹ）信号が存在する場合に、前記バッファ
から前記多数のプロセッサの前記１つへのデータ転送を
禁止する手段を含む、請求項５に記載のデータ処理シス
テム。 （８）前記特定の期間中に前記共通バス上に前記選択さ
れた制御信号が存在しない場合に、前記多数のプロセッ
サの１つに付属するバッファから該多数のプロセッサの
該１つへのデータ転送を許可する手段が、前記特定の期
間中に前記共通バス上に前記選択された制御信号が存在
しない場合に、前記データの調停を前記多数のプロセッ
サの前記１つに付属するキャッシュ・メモリに選択的に
許可する手段を含む、請求項５に記載のデータ処理シス
テム。
【００２２】
【発明の効果】以上のように、本発明による方法及びシ
ステムは、別のプロセッサがデータ・コヒーレンス問題
の可能性を指摘する期間中待機した後にシステム・メモ
リからプロセッサへのデータ転送を開始するのではな
く、試行的にシステム・メモリからそのプロセッサのバ
ッファへのデータ転送を行い、そしてそのバッファから
プロセッサへのデータ転送の制御については、データ・
コヒーレンス問題の可能性を示す信号が存在するか否か
を利用して実行される。この方法及びシステムによっ
て、マルチプロセッサ・データ処理システムにおけるデ
ータ転送の効率を著しく向上させることができる。
【図面の簡単な説明】
【図１】本発明の方法及びシステムを実施するために利
用可能なマルチプロセッサ・データ処理システムを示す
ハイレベルのブロック図である。
【図２】図１のマルチプロセッサ・データ処理システム
におけるキャッシュ・メモリもしくはバス・インターフ
ェースのハイレベルのブロック図である。
【図３】本発明によるデータ転送のタイミング図であ
る。
【図４】本発明による、バッファからその付属するプロ
セッサへのデータ転送を示すハイレベルの流れ図であ
る。
【符号の説明】 ６ マルチプロセッサ・データ処理システム ８ 共通バス １０ プロセッサ １８ システム・メモリ ２０ レベル２キャッシュ ４０ キャッシュ・メモリ ４８ キャッシュ調停制御装置 ５０ キャッシュ・データ ６４ 読取りバッファ ６６ 再ロードバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・アール・ムーア アメリカ合衆国78750 テキサス州、オー スチン、ロイヤルウッド・ドライブ 8802 (72)発明者 ロバート・ジェイ・リース アメリカ合衆国78717 テキサス州、オー スチン、エフレイム・ロード 8100

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】共通バスを介して互いに接続されたメモリ
    及び多数のプロセッサを有し、該多数のプロセッサのそ
    れぞれがデータを記憶するための付属のバッファを備
    え、該多数のプロセッサのそれぞれが該共通バスを継続
    的にモニタし、該多数のプロセッサの中の別のプロセッ
    サが試行した作業がデータ処理システム内のデータ・コ
    ヒーレンスに違背する可能性がある場合には、該試行さ
    れた作業後の特定の期間中に選択された制御信号を出す
    ことができる、該メモリから該多数のプロセッサの１つ
    へのデータ転送効率を向上させるためのデータ処理シス
    テムにおける方法であって、 前記多数のプロセッサの１つからの要求に応じて、前記
    特定の期間中に前記メモリから該多数のプロセッサの１
    つに付属するバッファへデータを転送するステップと、 前記データを前記バッファに記憶するステップと、 前記特定の期間中に前記共通バスをモニタするステップ
    と、 前記共通バス上に前記選択された制御信号が存在する場
    合には、前記バッファから前記多数のプロセッサの前記
    １つへのデータ転送を禁止するステップと、 前記特定の期間中に前記共通バス上に前記選択された制
    御信号が存在しない場合には、前記バッファから前記多
    数のプロセッサの前記１つへのデータ転送を許可するス
    テップとを含む、 データ処理システムにおけるデータ転送効率を向上させ
    る方法。
  2. 【請求項２】前記多数のプロセッサの１つからの要求に
    応じて、前記特定の期間中に前記メモリから前記多数の
    プロセッサの１つに付属するバッファへデータを転送す
    るステップが、 前記多数のプロセッサの前記１つによるデータ・アドレ
    スの転送に応じて前記メモリから前記多数のプロセッサ
    の１つに付属するバッファへデータを転送するステップ
    を含む、 請求項１に記載のデータ処理システムにおけるデータ転
    送効率を向上させる方法。
  3. 【請求項３】前記共通バス上に前記選択された制御信号
    が存在する場合に、前記多数のプロセッサの１つに付属
    するバッファから該多数のプロセッサの該１つへのデー
    タ転送を禁止するステップが、 前記共通バス上にアドレス再試行（ＡＲＥＴＲＹ）信号
    が存在する場合に、前記バッファから前記多数のプロセ
    ッサの前記１つへのデータ転送を禁止するステップを含
    む、 請求項１に記載のデータ処理システムにおけるデータ転
    送効率を向上させる方法。
  4. 【請求項４】前記特定の期間中に前記共通バス上に前記
    選択された制御信号が存在しない場合に、前記多数のプ
    ロセッサの１つに付属するバッファから該多数のプロセ
    ッサの該１つへのデータ転送を許可するステップが、 前記特定の期間中に前記共通バス上に前記選択された制
    御信号が存在しない場合に、前記データの調停を前記多
    数のプロセッサの前記１つに付属するキャッシュ・メモ
    リに選択的に許可するステップを含む、 請求項１に記載のデータ処理システムにおけるデータ転
    送効率を向上させる方法。
  5. 【請求項５】共通バスを介して互いに接続されたメモリ
    及び多数のプロセッサを有し、該多数のプロセッサのそ
    れぞれがデータを記憶するための付属のバッファを備
    え、該多数のプロセッサのそれぞれが該共通バスを継続
    的にモニタし、該多数のプロセッサの中の別のプロセッ
    サが試行した作業がデータ処理システム内のデータ・コ
    ヒーレンスに違背する可能性がある場合には、該試行さ
    れた作業後の特定の期間中に選択された制御信号を出す
    ことができる、該メモリから該多数のプロセッサの１つ
    へのデータ転送効率を向上させるデータ処理システムで
    あって、 前記多数のプロセッサの１つからの要求に応じて、前記
    特定の期間中に前記メモリから該多数のプロセッサの１
    つに付属するバッファへデータを転送する手段と、 前記データを前記バッファに記憶する手段と、 前記特定の期間中に前記共通バスをモニタする手段と、 前記共通バス上に前記選択された制御信号が存在する場
    合には、前記バッファから前記多数のプロセッサの前記
    １つへのデータ転送を禁止する手段と、 前記特定の期間中に前記共通バス上に前記選択された制
    御信号が存在しない場合には、前記バッファから前記多
    数のプロセッサの前記１つへのデータ転送を許可する手
    段とを含む、 データ処理システム。
  6. 【請求項６】前記多数のプロセッサの１つからの要求に
    応じて、前記特定の期間中に前記メモリから前記多数の
    プロセッサの１つに付属するバッファへデータを転送す
    る手段が、 前記多数のプロセッサの前記１つによるデータ・アドレ
    スの転送に応じて前記メモリから前記多数のプロセッサ
    の１つに付属するバッファへデータを転送する手段を含
    む、 請求項５に記載のデータ処理システム。
  7. 【請求項７】前記共通バス上に前記選択された制御信号
    が存在する場合に、前記多数のプロセッサの１つに付属
    するバッファから該多数のプロセッサの該１つへのデー
    タ転送を禁止する手段が、 前記共通バス上にアドレス再試行（ＡＲＥＴＲＹ）信号
    が存在する場合に、前記バッファから前記多数のプロセ
    ッサの前記１つへのデータ転送を禁止する手段を含む、 請求項５に記載のデータ処理システム。
  8. 【請求項８】前記特定の期間中に前記共通バス上に前記
    選択された制御信号が存在しない場合に、前記多数のプ
    ロセッサの１つに付属するバッファから該多数のプロセ
    ッサの該１つへのデータ転送を許可する手段が、 前記特定の期間中に前記共通バス上に前記選択された制
    御信号が存在しない場合に、前記データの調停を前記多
    数のプロセッサの前記１つに付属するキャッシュ・メモ
    リに選択的に許可する手段を含む、 請求項５に記載のデータ処理システム。
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