JPH06214960A - 多重プロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 多重プロセッサシステムにおける共通バスに
対するアクセスを効率的に許可する方法とそのシステム
を提供すること。 【構成】 複数のプロセッサ（ＰＵ０〜ＰＵｎ）と共通
の主メモリから成る多重プロセッサシステムにおいて、
そのメモリは２以上のバンク（Ｍ０〜Ｍｎ）に論理的に
分割され、バス（１１０）でプロセッサと相互接続さ
れ、制御ライン（１１１〜１１８）によってバスプロト
コールが確立し、１つのバンクがふさがっている時に他
のバンクの１つがアクセスされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２個以上のプロセッサ、
記憶手段、そのプロセッサと記憶手段の間で情報をやり
とりするためのバス手段から構成する多重プロセッサシ
ステムに関する。さらに、本発明は多重プロセッサシス
テム内の共通バス手段へのアクセスを許可する手段に関
する。

【０００２】

【従来の技術】１本以上のバスによって相互接続されて
いる複数のエレメントから構成した分散オペレーション
システムにおいて、２個以上のエレメントがこのバスを
同時に使用しようとする時、どのエレメントが最初にバ
スを使用するか決定する調停方法が必要となる。従来技
術において、プロセッサとして機能するエレメント、大
容量メモリ、入出力制御装置等から成るこのシステムを
相互接続するための種々の方法や装置が知られている。

【０００３】従来技術のバス調停方法の一例として、同
時に１本のバスを使用しようとする全てのエレメントと
通信する中央調停装置がある。この中央バス調停装置は
最優先権を有するエレメントを決定し、この最優先権を
有するエレメントがバスを使用することを許可する指令
信号を送る。このタイプのシステムの重大な欠点は、ア
クセスの要求を出しているエレメントから中央バス調停
装置への送信、あるいはその逆の送信が時間をかなり必
要とし、システム全体のオペレーション速度を低下させ
る原因となっていることである。

【０００４】バス調停方法の他の従来例は、環状連鎖
（デイジー・チェイン）と称されるものがある。この方
法では、優先順位にしたがってエレメントからエレメン
トへバス有効信号が送られる。バスにアクセス希望のエ
レメントはその信号を捕獲し、それによってバスにアク
セスできる。これも比較的遅い調停方法である。

【０００５】バス調停方法の３番目の従来例は、主デー
タバスから分離した信号ラインのパルス列として、各装
置にその優先コードを同時に送るというものである。そ
の信号ラインの番号は、使用するナンバリングシステム
とコーディングシステムによって決定する。パルスコー
ディングを使用するなら、そのパルスは各装置のカウン
タに送られる。装置がその優先コードに等しいカウント
を得ると、一つの調停が成立し、主データラインへのア
クセスが得られる。装置カウンタで得た優先番号がその
装置の優先番号と一致しない時は、その装置は調停オペ
レーションから撤退する。しかし、このバス調停方法は
別の信号ラインやインターフェース回路が必要となる。
すなわち、選択したナンバリングシステムとコーディン
グ技術によって決められた信号ラインやインターフェー
ス回路の番号で装置の優先コードを送ったり、検索する
ためのものである。この従来例は米国特許出願第４，４
０２，０４０号に記載されている。

【０００６】米国特許出願第４，６２１，３４２号に
は、多数のコンポーネントからのアクセス要求を決める
調停回路についての記載がある。この調停装置は、各装
置内で論理ネットワークに接続したラインに分割した分
岐バイナリ構造の優先バスによってチェーン内で相互接
続されるもので、論理ネットワークも優先コードレジス
タから拡張した内部バスに接続している。この優先バス
のラインは通常、ゼロポテンシャルであり、任意の装置
において他のコンポーネントからのアクセス要求の存在
の下、そのレジスタに接続させ、そのレジスタの内容と
そのバスのコードが等しいか否かをその論理ネットワー
クが決定し、等しい時はその装置の制御部によって該当
コンポーネントがデータバスにアクセス可能となる。

【０００７】

【発明が解決しようとする課題】上記の従来技術に共通
する欠点は、共通バスに接続するプロセッサの数の増加
に対してシステム能力が直線的に増大しないことであ
る。以上に鑑み、本発明の目的は多重プロセッサシステ
ムの改良と、多重プロセッサシステムにおける共通バス
に対するアクセスを許可する方法の改良である。

【０００８】

【課題を解決するための手段】多重プロセッサシステム
におけるバス調停は、システム全体の能力に影響を与え
るので重大な事柄といえる。上記の従来方法において、
バス調停の問題はすでに解決されており、１つのエレメ
ントのみが同時にバスにアクセスできる。たとえば、プ
ロセッサが主メモリからデータをフェッチするためにバ
スを介して主メモリに指令を発するなら、このバスはデ
ータフェッチオペレーションを実行する時間、この要求
を出したプロセッサに独占的に割り当てられてしまう。

【０００９】反対に、本発明のコンセプトはメモリへの
バス関与（あるエレメントがバスを使用欲求すること）
について多重アクセスを可能とする。たとえば、第１プ
ロセッサがメモリへのアクセス要求を起こすと、バスへ
のアクセスは本発明による調停手段によって許可され
る。そして、プロセッサは、例えば、バスを介してその
メモリからデータをフェッチするためにその指令をメモ
リに入れる。メモリがその指令を受けると、メモリの内
部記憶アレー（internal storage array）から所望のデ
ータのフェッチを開始し、内部バッファにそのデータを
入れる。同時に、要求元のプロセッサはメモリからのデ
ータを受ける態勢に入る。所望のデータがメモリのバッ
ファに存在の後、そのデータは１回乃至それ以上、バス
を介してプロセッサへ送られる。

【００１０】本発明によれば、メモリの内部記憶アレー
へのアクセスに要する時間は有益に使われる。第１プロ
セッサがメモリに指令を発した後、メモリが多忙なので
バスはこの第１プロセッサに割り当てられていても使用
されない。この期間、メモリはまだ多忙だが、第２バス
関与者はメモリへの指令を発するためにこのバスへのア
クセスを許可される。これは、本発明の方法によりメモ
リが２以上のメモリバンクに論理的に分割されるので可
能となる。こうして、第１プロセッサが第１メモリバン
クにアクセスする時、第２プロセッサは第１バンクが多
忙でも第２バンクにアクセスできる。バスへの第２アク
セスもメモリへのデータフェッチ指令によるものなら、
第１バンクは第２バンクより若干早くバッファ内に要求
データを有することになる。すなわち、第１バンクのバ
ッファ内に記憶させたデータは、そのデータを要求した
第１プロセッサに送られ、第２バス関与者によって要求
された第２バンクのバッファに記憶されたデータがその
後に続く。もし、内部記憶アレーへのアクセスや要求デ
ータの内部バッファへの記憶に要する時間が十分に長け
れば、この時間遅れ内に多重許可が行われることもあ
る。

【００１１】本発明の第一の特徴によれば、プロセッサ
のようなバス関与者の所定順位に基づいた調停手段によ
って調停が実施される。この調停手段は、複数のラッチ
のようなプロセッサの要求の待ち行列を記憶する手段を
有する。各バンクおよび各プロセッサに対し、上記調停
手段に記憶させた待ち行列があり、それによってバンク
の一つに対するプロセッサからのアクセス要求を、以下
に述べる特定の条件下でのみ対応する待ち行列に入れる
ことになる。すなわち、第一に、高い順位のプロセッサ
からの要求が既に待ち行列に入っている必要がある。ま
た、第二に、こうした要求が待ち行列に入ってない場合
に、低い順位のプロセッサの要求がまだ待ち行列に入っ
てないことが必要である。

【００１２】要求が待ち行列に入れられれば、待ち行列
に入っているより高い順位のプロセッサからの要求がな
いという条件を満たせば、その要求に引き続いて認可さ
れる。上記バンクの各々に対する待ち行列があるので、
異なったバンクの各々に対する後続のアクセス要求に対
する許可も発生する。

【００１３】全ての関与者を相互接続する中央調停装置
によって、この調停を現実のものとすることが可能であ
る。この場合には、各バス関与者はバスを介してバンク
の一つへのアクセス要求を中央調停装置に送るために、
中央調停装置に相互接続させる。さらにこの場合、中央
調停装置がバスへのアクセスを許可するためにバス関与
者の各々と相互接続することが必要である。

【００１４】しかし、配線長さを最短にすることが要求
される場合には、分散調停装置が有利である。この場
合、バス関与者の各々はメモリのバンクの各々に対する
専用の調停装置を持っている。

【００１５】本発明の望ましい実施例によれば、各プロ
セッサは１個以上の専用で高速ハードウェア管理のバッ
ファ、たとえばキャッシュを有する。多重プロセッサシ
ステムでは、同一の主記憶装置を共有する多くのプロセ
ッサが存在できる。それゆえ、アクセスが発生する時、
各プロセッサは常に最新のデータバージョンを得ること
が求められる。この要求から、しばしばキャッシュの一
致問題として知られているキャッシュ間のデータ整合性
のハードウェア制御が採用されることになる。

【００１６】米国特許出願第４，７７５，９５５号に記
載のように、従来技術の多重プロセッサシステムには種
々のタイプのキャッシュがある。その一タイプはストア
−スルーキャッシュというもので、常に下位レベルの記
憶階層に対しデータの変化を更新するために、主記憶装
置または第２レベルのキャッシュに直接データを記憶さ
せるプロセッサに干渉することがない。主記憶装置に対
し記憶を更新する際、適切な相互問合せ動作が行われ、
その記憶に加入するプロセッサのキャッシュ以外のキャ
ッシュからのキャッシュラインの複写を無効とする。通
常のストア−スルー構造は、データ記憶を行なうために
主記憶装置のバンド幅が必要であり、通常全てのプロセ
ッサ記憶装置の要求の１０から２０パーセントの間に平
均値がある。

【００１７】他のタイプのキャッシュ構造はストア−イ
ンキャッシュというものがあり、米国特許出願第３，７
３５，３６０号および第３，７７１，１３７号等に記載
がある。ストア−インキャッシュのディレクトリは米国
特許出願第４，３９４，７３１号に詳細な記載があり、
ストア−インキャッシュの各ラインが排他的読取り専用
フラッグビットによって共有可能に制御された多重プロ
セッサを持っている。ストア−スルーとストア−インキ
ャッシュの主な違いは、ストア−インキャッシュ内の全
ての記憶動作はキャッシュ自体に対して行われるので、
記憶したラインがストア−インキャッシュ内になければ
キャッシュミスを発生する。通常、ラインがキャッシュ
から取り除かれる時のみキャッシュライン変更情報が主
記憶装置に更新される。結果として、ストア−インキャ
ッシュ構造は、首尾一貫した制御をより複雑にし、キャ
ストアウトというペナルティを生じる代わりに、主記憶
装置バンド幅の減少という要求を達成する。ここで、キ
ャストアウトは１台のプロセッサからのデータアクセス
が別のプロセッサのキャッシュ内で修正されたラインを
見つけた場合に生じる。

【００１８】種々のキャッシュの首尾一貫した制御メカ
ニズムがある。典型的な例は米国特許出願第４，７７
５，９５５号に記載のグローバルディレクトリ、同報通
信、メモリタグ付け等である。グローバルディレクトリ
の方法では、記憶装置制御エレメントはプロセッサのキ
ャッシュディレクトリの複写を含み、キャストアウト判
断はより能率良く解決される。同報通信の方法は、アク
セスがローカルキャッシュで解決できない時は、プロセ
ッサからの記憶要求を他の全てのプロセッサに発送す
る。メモリタグ付けの方法は、主記憶装置内の各ライン
にタグをつけ、どのプロセッサが現在キャッシュのライ
ンを持っているか示す。

【００１９】他の取り得る方法は、あるデータの一貫性
についてのソフトウェア制御を有することであり、キャ
ストアウト制御の効果的な実行が強制される。この考え
方は、他のプロセッサからの記憶を介してデータ汚染の
危険がある時、専用のキャッシュ以外のラインをフラッ
シュしてしまうことである。こうした汚染は、例えば目
的がプロセッサを実行するタスクによって開放され、他
のプロセッサのタスクがリソースを得て改変する時に発
生する。多くのコンピュータ構造では、キャッシュ以外
のデータラインをフラッシュするための命令がある。こ
うしたキャッシュをフラッシュするという命令は、キャ
ッシュから更新するラインアドレスレンジを特定するこ
とによって作られる。こうした方法は、ソフトウェア、
例えばコンパイラやプログラマに対しフラッシュ用にア
ドレスしたレンジのトラックを保持するように強いる。
アドレスレンジはソフトウェアにおける論理目的の意味
を持たない仕様書である。それゆえ、こうしたキャッシ
ュのフラッシュ命令は記憶システムをソフトウェアに対
して透明性が少ないものとする。

【００２０】キャッシュの首尾一貫した制御について
は、数件の技術が知られている。例えば米国特許出願第
４，４８４，２６７号には、従来のキャッシュの首尾一
貫した制御機構のバリエーションについての記載があ
る。それは、将来の相互問合せや、やりとりを減少させ
るためにあるキャッシュラインがストア−スルーの対象
となりうるかどうかを動的に判断することを試みてい
る。このテーマでは、従来のグローバル記憶制御エレメ
ントのディレクトリ制御が、無効化を実施するために必
要である。

【００２１】キャッシュの首尾一貫した制御の他の技術
は、例えば米国特許出願第４，２９３，９１０号、第
４，４００，７７０号、第４，４００，７７３号、第
４，３９９，５０４号、第４，０９９，２４３号等に記
載がある。データの整合性を維持するための考え方は
Ｇ．Ｄｏｅｔｔｌｉｎｇ著「Ｄａｔａ Ｃｏｎｓｉｓｔ
ｅｎｃｙ ｉｎ ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ
Ｓｙｓｔｅｍ ｗｉｔｈ Ｓｔｏｒｅ−Ｉｎ Ｃａｃｈ
ｅ Ｃｏｎｃｅｐｔ」（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎ
ｇ ａｎｄ Ｍｉｃｒｏｐｒｏｇｒａｍｍｉｎｇ ３２
（１９９１）２１５−２２０，Ｎｏｒｔｈ−Ｈｏｌｌａ
ｎｄ）という題の論文によって知られている。この論文
は、各プロセッサに備えつけたキャッシュによって多重
プロセッサシステムにおけるデータ整合性の維持問題を
記したものである。共通のシステムリソースを使用して
いかなる環境下でもデータの完全性を得、キャッシュ相
互問合せ用の付加を低く維持するために特別な注意が払
われる。加えて、ストア−インキャッシュのコンセプト
を使用してメモリアクセスへの待ちサイクルを減少させ
る。上記の従来技術によるキャッシュのコンセプトのど
れかを本発明による多重プロセッサシステムで用いられ
るとしても、上記論文のＧ．Ｄｏｅｔｔｌｉｎｇによる
コンセプトを採用することは特に価値がある。

【００２２】

【実施例】以下、添付図面を参照にして本発明の実施例
を説明する。図１は本発明による望ましい実施例の構造
を示す。すなわち、直接記憶アクセス（ＤＭＡ）ユニッ
トと同じように複数のプロセッサＰＵ０、ＰＵ１、ＰＵ
２、・・・ＰＵｎを、メモリバス１１０および制御信号
１１１、１１２、１１３、１１４、１１５によって共通
記憶手段Ｍ０、Ｍ１に接続する。この場合、記憶手段は
ランダムアクセスメモリ（ＲＡＭ）である。

【００２３】ＤＭＡユニットはメモリデータへの入力／
出力要求を制御するＩ／Ｏアダプタであり、メモリバス
１１０へのアクセスは調停手段によって制御される。本
発明によるこの実施例では、各プロセッサとＤＭＡユニ
ットはメモリバンクＭ０、Ｍ１の各々に対する調停装置
を有する。この調停は制御信号１１６、１１７、１１８
に基づいて行われる。

【００２４】図１に示した本発明による実施例では、メ
モリは２個のバンクＭ０、Ｍ１に分割されている。各メ
モリバンクＭ０、Ｍ１は、この例では１６バイトワイド
の共通メモリバス１１０によってバス関与者に相互接続
される。さらに、メモリバンクは制御信号ライン１１
１、１１２、１１３、１１４、１１５によってバス関与
者に相互接続される。この制御信号はバスプロトコルを
確立するために必要である。調停手段を伴ったバスプロ
トコルはバス関与者のバスアクセスを制御するためのも
のである。制御信号ライン１１６、１１７は、調停装置
間でバス関与者のバスアクセス要求を連絡するための別
のバスである。制御信号ライン１１６はメモリバンクＭ
０へのアクセス要求を送信し、制御信号ライン１１７は
メモリバンクＭ１へのアクセス要求を送信する。さら
に、バス関与者の調停装置は別の制御信号１１８によっ
て相互接続される。メモリバス１１０は制御信号ライン
１１１、１１４、１１５、１１６、１１７、１１８と同
様に双方向であり、制御信号１１２と１１３は図１の矢
印で示されるように一方向である。

【００２５】図２は、メモリアドレスが２個のバンクＭ
０、Ｍ１にどのように分散されるか示したものである。
これは図２に示すようにＭ０、Ｍ１をボックス形状とし
て表わす。この箱内の各列は、ボックスＭ０の最下段の
最も低いアドレスでスタートする記憶ライン１を示す。
この例では、ラインサイズが６４バイトと仮定する。第
１ラインＬ１はメモリバンクＭ０のアドレス０でスター
トし、一方第２ラインはメモリバンクＭ１の１６進表記
法でアドレス６４または４０によってスタートする。図
２のボックスＭ０、Ｍ１の数は１６進法の対応する記憶
ラインのスタートアドレスを示す。ラインＬ１、Ｌ２、
・・・、Ｌｉ−１、ＬｉはメモリバンクＭ０、Ｍ１に交
互に割り当てられる。こうしてメモリバンクＭ０、Ｍ１
から成る主メモリは２個の異なったバンクに論理的に分
割される。メモリバンクＭ０、Ｍ１は１個の主メモリ装
置に含まれることもある。また、偶数および奇数基本記
憶モジュール（ＢＳＭ）カードのような物理的に分離さ
せたハードウェアユニットでも可能である。

【００２６】メモリバスの負荷が高い状況下において２
個以上のバンクが存在することの利点は「バスインタリ
ーブ作用」である。１バス関与者は１バンクを選択で
き、最初のアクセス時間、すなわち、記憶カードが内部
アレーにアクセスしそのフェッチバッファを満たすため
の時間の間、別のバンクが別のバス関与者によって選択
されることが可能である。この例では、初めのバンクか
ら、続いてその次のバンクからのライン転送がそれぞれ
単発で行われる。この例は各転送につき１６バイトとす
る。

【００２７】図３は本発明による調停装置の例を示す。
図３の調停装置は偶数のメモリカードＭ０、この場合は
基本記憶モジュール（ＢＳＭ）、に対する調停を制御す
る。各プロセッサは図３に示した調停装置を有し、同様
に奇数メモリバンクＭ１にアクセスするための他の調停
装置を有する。図３に示した例では、１セットが４台の
プロセッサＰＵ０乃至ＰＵ３とする。信号ラインＲＥＱ
ＰＵ０乃至ＲＥＱＰＵ３は図１に示した制御信号ライ
ン１１６の一部を形成する。たとえばプロセッサＰＵ１
がメモリバス１１０にアクセスする必要があるなら、要
求ラインＲＥＱ ＰＵ１を高位にする。信号ラインＲＥ
Ｑ ＰＵ０乃至ＲＥＱ ＰＵ３は対応する回路ＬＴ Ｐ
Ｕ０乃至ＬＴ ＰＵ３に接続されている。この回路は出
力ｑ０乃至ｑ３を有する。また、この出力は回路ＬＴ
ＰＵ０乃至ＬＴ ＰＵ３への入力として作用する。

【００２８】回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３はプロ
セッサＰＵ０乃至ＰＵ３の要求を記憶したりラッチする
機能を有する。要求が記憶されたとき、対応する出力ｑ
が表示される。ｓｕｐｐ入力信号が流動状態にあれば、
対応するプロセッサの要求は対応する回路に記憶されな
い。しかし、ｅｎ入力信号が活動状態であれば、他のｓ
ｕｐｐの状態に関わりなく回路は対応するプロセッサの
要求を記憶することが可能となる。図３に示された最後
の回路ＬＴ ＰＵ３はこうした別の入力を持たない。こ
のケースにおけるプロセッサのあらかじめ決めた順位付
けがＰＵ０、ＰＵ１、ＰＵ２、ＰＵ３で、ＰＵ０が最も
高い優先順位でＰＵ３が最も低い順位であるという理由
による。したがって最も低い順位のＰＵ３の要求は、他
のプロセッサの要求に関係なく対応する回路ＬＴ ＰＵ
３に記憶あるいはラッチされる。各信号ｑ０乃至ｑ３
は、対応する回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３に要求
が記憶されたか否かを示すものである。信号ｑ０乃至ｑ
３は信号ＰＵμ ＧＲＡＮＴＥＶ ＲＡＷを発生させる
回路３１に送られる。信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ
ＢＵＳＹとＢＳＭ ＣＭＤはＡＮＤ／ＩＮＶＥＲＴゲ
ート３２に送られ、信号−ＮＯ ＲＥＱＵＥＳＴ ＯＤ
Ｄと−ＬＡＳＴ ＢＵＳ ＣＯＭＭＡＮＤＯＤＤはＡＮ
Ｄ／ＩＮＶＥＲＴゲート３３に送られる。ＡＮＤ／ＩＮ
ＶＥＲＴゲート３２、３３の出力はＡＮＤゲート３４に
送られる。ＡＮＤゲート３４の出力も回路３１に送られ
る。回路３１の出力、すなわち信号ＰＵμ ＧＲＡＮＴ
ＥＶ ＲＡＷは信号ＢＵＳ ＢＵＳＹと−ＸＦＥＲ
ＤＡＴＡ ＯＤＤと同様にＡＮＤゲート３５に送られ
る。ＡＮＤゲート３６の入力は信号−ＸＦＥＲ ＤＡＴ
Ａ ＥＶ、ＰＵμ ＧＲＡＮＴ ＯＤＤ ＲＡＷ、−Ｂ
ＵＳ ＢＵＳＹである。ＡＮＤゲート３５、３６の出力
はＯＲゲート３７に送られる。ＯＲゲート３７の出力は
信号ＧＲＡＮＴである。この信号ＧＲＡＮＴは、あるプ
ロセッサについてバスへのアクセスを許可するものであ
る。

【００２９】図４では、本発明による調停回路の望まし
い実施例を詳細に明示したものである。主スレーブラッ
チＬＴ ＰＵ０’、ＬＴ ＰＵ２’、ＬＴ ＰＵ３’
は、それぞれ対応するプロセッサＰＵ０、ＰＵ１、ＰＵ
２、ＰＵ３の待ち行列に格納されている要求を記憶す
る。主スレーブラッチに記憶された負の信号は待ち行列
に格納された要求である。すべてのラッチ出力が正、す
なわち、論理１のときには待ち行列が空である。このラ
ッチへの逆入力は図３の回路３１に送られる信号ｑ０、
ｑ１、ｑ２、ｑ３である。

【００３０】図４に示した調停回路の望ましい実施例は
図３に示したものとは、図３の回路ＬＴ ＰＵ０乃至Ｌ
Ｔ ＰＵ３の入力ｓｕｐｐとｅｎに関して異なってい
る。図４に示した実施例では、信号 −ｓｕｐｐ（ｑ
１）、−ｓｕｐｐ（ｑ２）、−ｓｕｐｐ（ｑ３）は、そ
れぞれラッチＬＴ ＰＵ１’乃至ＬＴ ＰＵ３’の入力
および出力のＯＲ演算の結果発生する。ＡＮＤ／ＩＮＶ
ＥＲＴゲートに送るこれらの信号は、図３の入力ｓｕｐ
ｐに送る信号ｑ１、ｑ２、ｑ３と同じ目的を果たす。ラ
ッチＬＴ ＰＵ１’乃至ＬＴ ＰＵ３’はバイパスされ
るので、追加の１サイクルを必要とする要求を主スレー
ブラッチに記憶させるに要する追加時間によらず、回路
遅れによってのみＧＲＡＮＴ信号は遅れる。要求ＲＥＱ
ＰＵμの消滅で、割り当てられた信号−ｓｕｐｐ（ｑ
μ）は不活発になり、１マシンサイクルの追加時間遅れ
がなく高次の順位にあるプロセッサがＧＲＡＮＴ信号を
得ることになる。これは、プロセッサＰＵμの要求が消
滅したことによる対応するラッチ出力ＬＴ ＰＵμ’が
正になる前に、信号−ｓｕｐｐ（ｑμ）がすでに不活発
になっているという理由による。したがって、消滅要求
はすぐに別の待機中のプロセッサに許可信号を与える。

【００３１】信号−ｓｕｐｐ（ｑμ）が上記方法で発生
する他の理由は過剰の遅延パスを避けるためである。こ
の遅延パスは、全ての信号ＲＥＱ ＰＵ０乃至ＲＥＱ
ＰＵ３が同一のマシンサイクルで活発になる時に可能で
あり、信号ＲＥＱ ＰＵ３がすべての論理を介して−ｓ
ｕｐｐ（ｑ３）として流れ、信号ｑ０乃至ｑ３に影響を
与える。

【００３２】ラッチＬＴ ＰＵ０’およびＬＴ ＰＵ
１’の出力は信号−ｅｎ（ｑ０）と−ｅｎ（ｑ１）であ
り、これは対応するＡＮＤ／ＩＮＶＥＲＴゲートに送ら
れる。信号−ｅｎ（ｑ０）と−ｅｎ（ｑ１）は図３の回
路ＬＴ ＰＵ１とＬＴ ＰＵ２の対応する入力ｅｎに与
えられた信号ｑ０とｑ１と同じ目的を果たす。

【００３３】図５および図６を参照にして、図３の調停
装置において信号ＧＲＡＮＴがどのように発生するか詳
細に説明する。初めに、調停プロセッサＰＵμによる要
求がどのように対応の回路ＬＴ ＰＵμに記憶されるか
を図５によって説明する。

【００３４】ステップ１において、信号ＲＥＱ ＰＵμ
はプロセッサＰＵμがメモリバスにアクセスを要求して
いることを示す。本発明の望ましい実施例では、このメ
モリは２個のバンクＭ０とＭ１に論理的に分割される。
したがって、各プロセッサは各メモリバンクに対して１
つの調停装置を有する。図３に示した調停装置は偶数メ
モリバンク用であり、奇数メモリバンクＭ１の調停装置
は示されていない。すなわち、偶数調停装置に接続した
信号ＲＥＱ ＰＵμがアクセス要求を示すと、これはプ
ロセッサＰＵμが偶数メモリバンクＭ０にアクセスを要
求していることを意味する。信号ＲＥＱ ＰＵμが図５
のフローチャートに示されるステップ１でプロセッサＰ
Ｕμのアクセス要求を示すと、偶数メモリバンクＭ０へ
の高順位プロセッサＰＵμ＋ｘの要求が対応の回路ＬＴ
ＰＵμ＋ｘにすでに記憶されているかどうか次のよう
に判断される。プロセッサの順位はあらかじめ定めら
れ、プロセッサのアドレスによって特定される。ここで
は、最低順位のプロセッサアドレスは最高順位に対応す
る。しかし、プロセッサの順位をつける他の方法も可能
である。

【００３５】ステップ２の判断は図３に示された信号ｑ
０乃至ｑ３に基づくもので、この信号は回路ＬＴ ＰＵ
０乃至ＬＴ ＰＵ３の１個に要求が記憶されているか否
かを示すものである。対応の回路ＬＴ ＰＵμ＋ｘにラ
ッチされた偶数メモリバンクＭ０へのアクセス要求を有
する、いずれかの高順位のプロセッサがあるとステップ
２で判断されると、ステップ３で対応の回路ＬＴ ＰＵ
μにプロセッサＰＵμの要求を記憶させることが可能と
なる。例えば、プロセッサＰＵ１が偶数メモリバンクＭ
０へのアクセス要求を起こすと、これは図３に示した信
号ＲＥＱ ＰＵ１によって示される。高順位プロセッサ
ＰＵ０による要求が対応の回路ＬＴ ＰＵ０にすでに記
憶されていることを信号ｑ０が示すと、プロセッサＰＵ
１による要求は回路ＬＴ ＰＵ１に記憶される。信号ｑ
０は信号ｑ２，ｑ３の状態に関わりなくこの記憶オペレ
ーションを行うことが可能である。

【００３６】ステップ２で、対応の回路ＬＴ ＰＵμ＋
ｘに記憶された偶数メモリカードＭ０へのアクセス要求
を有する高順位のプロセッサＰＵμ＋ｘがないと判断さ
れると、ステップ４の実施へ移る。ステップ４で、対応
の回路ＬＴ ＰＵμ−ｘに記憶された偶数メモリカード
Ｍ０へのアクセス要求を有する低順位のプロセッサＰＵ
μ−ｘがあるか否か判断する。否という判断であれば、
ステップ３が実施され、プロセッサＰＵμの要求は対応
の回路ＬＴ ＰＵμに記憶される。一方、あるという判
断であれば、プロセッサＰＵμの要求は記憶されない。
こうして、ステップ３を実施するための上記条件が満た
されるまで要求を出しているプロセッサＰＵμはステッ
プ５で待機しなくてはならない。

【００３７】図３に示した例では、要求を出しているプ
ロセッサはプロセッサＰＵ１であり、回路ＬＴ ＰＵ１
は信号ｑ０によって活動化されているわけではない。こ
の場合、低い順位のプロセッサＰＵ２またはＰＵ３の要
求が対応する回路ＬＴ ＰＵ２またはＬＴ ＰＵ３に記
憶されていることを信号ｑ２またはｑ３のいずれもが示
さないという条件下でのみプロセッサＰＵ１の要求が記
憶される。

【００３８】別のメモリバンク（この例ではメモリバン
クＭ１）にアクセスするプロセッサＰＵμの要求につい
ては同じ経過が適応される。このコンセプトはメモリバ
ンクの数に限定されるものではない。

【００３９】図６を参照して、信号ｑ０乃至ｑ３から図
３に示した調停回路によって信号ＧＲＡＮＴがどのよう
に発生するのか詳細に説明する。以下において、図３に
示す調停装置がプロセッサＰＵ０乃至ＰＵ３の１台に所
属すると仮定する。

【００４０】ステップ３の実施後、ステップ６におい
て、高い順位のプロセッサＰＵμ＋ｘの要求が対応する
回路ＬＴ ＰＵμ−ｘに記憶されたことを信号ｑ０乃至
ｑ３のいずれかが示しているか否か判断する。示すと判
断したなら、要求を出しているプロセッサＰＵμはバス
ＧＲＡＮＴを待たなくてはならず、ステップ６は否とい
う判断を出すまで繰り返し実施される。

【００４１】各バス関与者は信号ＥＶＥＮ ＢＳＭ Ｃ
ＡＲＤ ＢＵＳＹを発生するラッチと信号ＯＤＤ ＢＳ
Ｍ ＣＡＲＤ ＢＵＳＹを発生するラッチを有する。こ
れらのラッチは図示されていないが、メモリバンクが２
個以上のケースでは、各メモリバンク用にこの種のラッ
チを設ける。信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳ
Ｙは偶数メモリバンクがそれに送られた前の指令によっ
て今だに多忙状態であり、新たな指令をまだ受け取るこ
とができていないことを示す。このようにして、信号Ｅ
ＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹは偶数メモリバン
クが指令過剰にならないように保護する。

【００４２】要求を出したプロセッサＰＵμが双方向バ
ス１１０に指令を出すことを望んでいる事を信号ＢＳＭ
ＣＭＤが示す。メモリを含まないプロセッサの相互問
合せにもメモリバスが使用されるので、この指令はメモ
リオペレーションを含む。

【００４３】各バス関与者は図示されない他のラッチを
有する。このラッチは前のバス指令が奇数メモリバンク
Ｍ１を選択したなら督促を発し、−ＬＡＳＴ ＢＵＳ
ＣＭＤ ＯＤＤが活性となる。このラッチの逆出力は−
ＬＡＳＴ ＢＵＳ ＣＭＤＥＶＥＮと名付けられ、この
信号は奇数の要求用の調停装置で使用される。

【００４４】奇数メモリバンクＭ１用の調停装置が回路
ＬＴ ＰＵ０乃至ＬＴ ＰＵ３のどれかに記憶された要
求を持たないとき、書込み過剰信号−ＮＯ ＲＥＱＵＥ
ＳＴＯＤＤあるいは−ＮＯ ＲＥＱＵＥＳＴ ＥＶＥＮ
のそれぞれが、アクセス許可を得るために有効である。

【００４５】ステップ７では、要求を出しているプロセ
ッサ、又は他のバス関与者が発した最後のバスコマンド
が偶数メモリバンクＭ０を選択するものであるか否かを
判断する。発したと判断したなら、ステップ８の実行に
移る。ステップ８では、偶数メモリバンクＭ０に割り当
てられていない調停装置において要求が記憶されている
か否かを判断する。記憶されていると判断されたなら、
制御はステップ７に戻り、要求ＰＵμは許可が出るまで
待たねばならない。上記ステップ７および８は図３に示
した信号−ＬＡＳＴ ＢＵＳ ＣＭＤ ＯＤＤおよび−
ＮＯ ＲＥＱＵＥＳＴ ＯＤＤにそれぞれ対応する。Ａ
ＮＤ／ＩＮＶＥＲＴゲート３３は、ステップ７あるいは
ステップ８の条件が満たされる時のみ論理１となる。

【００４６】続いて、ステップ９では偶数メモリバンク
Ｍ０がまだ多忙であるか否かを判断する。多忙であると
判断されると、ステップ１０において要求を出している
プロセッサＰＵμの指令がメモリへのアクセスを含んだ
指令であるか否かを判断する。含んでいると判断される
と、制御はステップ９へ戻され、プロセッサＰＵμは許
可が出るまで待たねばならない。ステップ９の条件ある
いはステップ１０の条件が満たされていないなら、信号
ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが回路３１によって
発生する。上記ステップ９、ステップ１０は、入力ＥＶ
ＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹおよびＢＳＭ ＣＭＤ
を有するＡＮＤ／ＩＮＶＥＲＴゲート３２によって実施
される。ＡＮＤ／ＩＮＶＥＲＴゲート３２および３３の
両出力はＡＮＤゲート３４に送られ、信号ＰＵμ ＧＲ
ＡＮＴ ＥＶ ＲＡＷが回路３１によって発生させられ
るなら、ゲート３４の出力は論理的に高くなる。これは
ステップ１１に対応する。回路３１は、ＡＮＤゲート３
４の出力と信号ｑ０乃至ｑ３に基づいてこの信号を発生
させる。回路３１によって発生した信号ＰＵμＧＲＡＮ
Ｔ ＲＡＷは信号−ＸＦＥＲ ＤＡＴＡ ＯＤＤおよび
−ＢＵＳ ＢＵＳＹと同様にＡＮＤゲート３５に送られ
る。信号ＸＦＥＲ ＤＡＴＡ ＯＤＤが活性なら、奇数
メモリＭ１に出入りのデータが現在バス１１０で送られ
ていることを示す。この信号は図１の制御ライン１１３
を経て送られる。偶数データＸＦＥＲ ＤＡＴＡ ＥＶ
ＥＮと等価信号が制御ラインを経て奇数バンクに係る調
停装置へ送られる。信号−ＢＵＳ ＢＵＳＹが後に詳細
に説明するバスプロトコルに基づいてバス関与者のいず
れかによって起こされる。この信号も、信号ＰＵμＧＲ
ＡＮＴ ＯＤＤ ＲＡＷおよびＸＦＥＲ ＤＡＴＡ Ｅ
Ｖと同様にＡＮＤゲート３６に送られる。信号ＰＵμ
ＧＲＡＮＴ ＥＶ ＲＡＷの場合と同様のルールに従っ
て信号ＰＵμ ＧＲＡＮＴ ＯＤＤ ＲＡＷが発生す
る。

【００４７】このようにして、信号ＰＵμ ＧＲＡＮＴ
ＥＶ ＲＡＷが高く、バスが多忙でなく−ＢＵＳ Ｂ
ＵＳＹ、メモリバス１１０を経て奇数メモリバンクＭ１
へ出入りするデータがない−ＸＦＥＲ ＤＡＴＡ ＯＤ
Ｄ場合に、信号ＧＲＡＮＴがステップ１３で高くなり、
奇数メモリバンクＭ０へのアクセス要求により要求を出
しているプロセッサＰＵμにバスへのアクセスを許可す
る。ステップ１２では奇数メモリバンクＭ１へ出入りす
るデータがあるか否かあるいはバスが多忙か否かを判断
する。ある、あるいは多忙という判断なら、要求を出し
ているプロセッサはＧＲＡＮＴを待ち、ステップ１２は
繰り返し実行される。

【００４８】回路３１への追加入力を行うことは特に効
果的である。この追加入力は、調停装置および回路３１
が属するプロセッサＰＵμを識別するために回路３１に
情報を与えることになる。これは、プロセッサＰＵ０乃
至ＰＵ３に割り当てられた全ての調停装置に同じハード
ウェア配列を採用することが可能となる。信号ＰＵμＧ
ＲＡＮＴ ＥＶ ＲＡＷを発生するに必要なハードウェ
ア配列は、対応する入力がある時に奇数メモリバンクＭ
１用の対応信号ＰＵμ ＧＲＡＮＴ ＯＤＤＲＡＷを発
生させるためにも使用される。信号ＰＵμ ＧＲＡＮＴ
ＯＤＤＲＡＷを発生させるため、奇数要求が回路ＬＴ
ＰＵ０乃至ＬＴ ＰＵ３の入力ＲＥＱ ＰＵ０乃至Ｒ
ＥＱ ＰＵ３に加えられる。さらに信号ＥＶＥＮ ＢＳ
ＭＣＡＲＤ ＢＵＳＹ，−ＮＯ ＲＥＱＵＥＳＴ ＯＤ
Ｄ，−ＬＡＳＴ ＢＵＳＣＭＤ ＯＤＤが、それぞれ対
応する奇数、偶数信号に対して交換される。これは、回
路３１および回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３を有す
る調停装置用の基本回路が、調停がプロセッサのどれに
使用されるか、またメモリバンクのどれに使用されるか
にかかわらず同一である。

【００４９】さらに一般的なケースでは、メモリはメモ
リバンクの調停数ｎに論理的に分割される。共通メモリ
バス１１０を利用する調停数ｍのプロセッサがあるな
ら、各プロセッサはｎ個の基本回路を有する。この基本
回路の各々は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１を
有し、あるプロセッサＰＵμの前記基本回路の各々がメ
モリバンクの１個に割り当てられる。前記基本回路の各
々はそのメモリバンク用に図３に示された信号ＰＵμ
ＧＲＡＮＴ ＥＶ ＲＡＷに対応し、そのメモリバンク
に割り当てられた信号を発生する。このＧＲＡＮＴ Ｒ
ＡＷ信号の各々は、ＯＲゲート３７によって出力される
許可信号ＧＲＡＮＴを発生させるために、ＡＮＤゲート
３５または３６の一方に対応するＡＮＤゲートに入力さ
れる。メモリバンクの数ｎが２を上回るなら、追加ＡＮ
Ｄゲートを各追加バンク用に図３に示した調停回路に加
えられる。ＡＮＤゲート３５および３６のケースと同様
に、信号−ＢＵＳ ＢＵＳＹがこの追加ＡＮＤゲートに
送られる。基本回路が割り当てられたメモリバンクの一
つのために発生された信号ＧＲＡＮＴ ＲＡＷを、この
基本回路に割り当てられたメモリバンクに現在バスを経
て出入りするデータがないという事を示す追加の信号と
同様に、さらに追加のＡＮＤゲートに入力する。この信
号もＡＮＤゲート３５および３６に入力しなくてはなら
ない。

【００５０】ここで考察したより一般的なケースでは、
図５および図６に示したフローチャートが相似的に応用
できる。あらかじめ決めた順位をｍ個のプロセッサに割
り当てると、図５のフローチャートの論理は変更する必
要がない。したがって、あるメモリバンクτへのｍ個の
プロセッサＰＵμの一つからのアクセス要求を記憶させ
る手順は、各基本回路内でこのバンクτに割り当てられ
た回路ＬＴ ＰＵμに記憶される。図６に示された手順
は、ここで考察した一般的ケースでほんのわずか修正さ
れる。プロセッサＰＵμのメモリバンクτへのアクセス
許可を発生することになるなら、メモリバンクτに割り
当てられたプロセッサＰＵμの調停装置の基本回路に属
する回路３１によってステップ６、７、８、９、１０が
実施される。ステップ６では、同じメモリバンクτにア
クセスを要求する高い順位を持つプロセッサのいずれか
１台用の回路ＬＴ ＰＵ０乃至ＬＴＰＵｍ−１の１個に
要求を記憶させるか否か判断する。ステップ７で行われ
る判断の基準は、最終バス指令がメモリバンクτにアク
セスするか否かであり、ステップ８の条件は別のバンク
への別のアクセス要求が活性か否かということである。

【００５１】一般的ケースでのステップ９の条件は、対
応するラッチによって決定されるようにメモリバンクτ
が多忙か否かであり、一方ステップ１０の条件は要求を
出しているプロセッサＰＵμの指令が実際にメモリを含
んでいるか否かである。ステップ１２の判断が再び、バ
ス１０に現在データが送信されているか否かを決定する
ために使われる。一般的ケースで、偶数メモリカードＭ
０の信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷに対応する
ｎ個のメモリバンクの各々に対し各プロセッサＰＵμが
信号ＰＵμ ＧＲＡＮＴ ＲＡＷを発生するため、基本
回路をｎ個有することに留意すべきである。その基本回
路の各々は、対応するメモリバンクτへのプロセッサの
アクセス要求を記憶するため回路ＬＴ ＰＵ０乃至ＬＴ
ＰＵｍ−１を有する。その回路ＬＴ ＰＵ０乃至ＬＴ
ＰＵｍ−１に記憶された要求は、この基本回路が割り
当てられたメモリバンクτへのプロセッサのアクセス要
求の待ち行列を構成する。プロセッサＰＵμの１要求
は、上記条件が満たされると対応する待ち行列に入れら
れる。この待ち行列は、メモリバンクτに割り当てられ
た基本回路の各々の回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ
−１に記憶させる。中央調停装置に比べると、要求入力
ＲＥＱ ＰＵμと許可信号出力ＧＲＡＮＴ間の論理ゲー
トや回路配線の数量が少ないので、この分散調停のコン
セプトは有利である。それゆえ、要求や許可は同一マシ
ンサイクル内で発生することになる。これは、外部ネッ
トと共にそれぞれ、要求用に１本、許可用に１本の２本
の長い遅延パスが必要な中央調停装置では実現できな
い。

【００５２】図１に示したＤＭＡユニットのメモリバス
１１０へのアクセス要求はプロセッサからの要求と同じ
方法で処理されるので、ＤＭＡユニットはプロセッサと
同じ調停手段を有している。しかし、プロセッサ要求に
優先する権利をこのＤＭＡユニットに与えることは有利
である。このケースではＤＭＡ要求はプロセッサの要求
が消滅する時には常に実現される。これは各調停装置の
基本回路の各々へ追加論理エレメントを加え、プロセッ
サ要求が切られたことを示す信号を発生することによっ
て実現する。

【００５３】本発明の他の望ましい実施例によれば、各
プロセッサはバス通過情報を減らすために１レベル以上
のキャッシュメモリを有する。プロセッサがレベル１の
キャッシュおよびそれより大容量のレベル２のキャッシ
ュを含む時、このシステムの能力はかなり増大する。レ
ベル２キャッシュは、レベル１キャッシュを有するプロ
セッサと同様にメモリバス１１０へのインターフェース
を持ち、２ポートの読取り／書込みキャッシュディレク
トリを有する。このアレーは、有効なキャッシュライン
ごとについてそのラインのアドレスと別のセットの制御
ビットを持つ。すなわち、 １． 有効ビット ：キャッシュディレクトリのエン
トリを有効とする。 ２． 変更ビット ：キャッシュラインの変更を示
す。 ３． 多重複写ビット：プロセッサ間の共有キャッシュ
ラインを示す。

【００５４】これはストアーインキャッシュコンセプト
を有する多重プロセッサにおけるデータの一貫性を維持
するためである。このコンセプトはＧ．Ｄｏｅｔｔｌｉ
ｎｇによる上記引用論文に詳細に説明されており、異な
ったレベルのキャッシュのコンセプトは省略されるか、
キャッシュ間のデータの一貫性を維持するための別のコ
ンセプトが適用されるが、本発明の望ましい実施例で実
現される。

【００５５】次に、異なったバスのタイミングダイヤグ
ラムにおけるオペレーションを例として詳細に説明す
る。図７はプロセッサＰＵ０の偶数メモリカードＭ０か
らの偶数ラインに対するラインフェッチオペレーション
を示す。図７の第１列はこのオペレーションを実施する
に必要なマシンサイクル１乃至１４を示す。初めに、要
求プロセッサＰＵ０はその要求ラインＲＥＱＵＥＳＴ
ＥＶＥＮを起こし、それを偶数メモリカードに割り当て
た基本回路の対応する入力ＲＥＱ ＰＵ０に送る。ＰＵ
０ ＧＲＡＮＴ ＥＶ ＲＡＷは、図３、図４に示した
本発明による調停装置と図５、図６のフローチャートに
よって与えられる。ＧＲＡＮＴを有効にするため、ＰＵ
０がメモリに指令ＣＭＤを送ることを要求すると、ＥＶ
ＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹラッチをオフにする
必要がある。各プロセッサおよびＤＭＡユニットはこの
ラッチを持ち、偶数ＢＳＭカードに対する指令サイクル
によってセットされ、ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ
ＥＶＥＮが２サイクルの間活性である時、リセットさ
れる。同様に、ＯＤＤ ＢＳＭ ＣＡＲＤ ＢＵＳＹラ
ッチはすべてのプロセッサとＤＭＡにおいて存在する。
これらのラッチの目的は次のごとくである。すなわち、
プロセッサはメモリに対するバスオペレーションを完了
しているが、ＢＳＭカードは特に記憶オペレーションに
関する新たな指令をまだ受け取っていない状態のとき、
ラッチは指令過剰に対してＢＳＭを保護する。したがっ
て、両方のメモリバンクへのアクセス要求が回路ＬＴ
ＰＵに待ち行列させてあるなら、調停装置によって偶数
メモリバンクおよび奇数メモリバンクに対して交互にア
クセスが許可される。

【００５６】プロセッサは図１の制御ライン１１１を経
てメモリに送られるＳＥＬＥＣＴでサイクル２に移り、
さらに指令ＣＭＤおよびアドレスＡＤＤＲをメモリバス
に入れる。これは図７のＭＥＭＯＲＹ ＢＵＳ列に示さ
れている。要求されたラインアドレスが有効ならメモリ
初期アクセス時間、すなわち、メモリカードがそのアレ
ーにアクセスしそのフェッチバッファを満たすための時
間は、全てのプロセッサによってそのキャッシュディレ
クトリを捜索するために同時に使用される。これは通常
「バス探索」と呼ばれている。図７では照合が成立しな
かったとする。これはＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣ
Ｈ列でＮＯ ＭＡＴＣＨによって示される。従って、プ
ロセッサのどれもサイクル４からの共通−ＢＵＳＹ１１
８ラインを駆動せず、−ＢＵＳＹがオープンドレーン駆
動部によって駆動する。つまり、１個以上の活発な駆動
部が負の極性を駆動する。プロセッサのどれもこの信号
を駆動しないなら、これは要求を出しているプロセッサ
に他のプロセッサのどれも必要なデータを送っていない
ことを示す。このようにして、要求を出しているプロセ
ッサＰＵ０は制御ライン１１４を経て１サイクルの間に
偶数メモリカードＭ０に信号ＡＬＬＯＷ ＸＦＥＲ Ｄ
ＡＴＡ ＥＶＥＮを送る。メモリは、準備ができていれ
ば、ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを駆動し、プロセッ
サに制御ライン１１２を経て対応の信号を送信する。１
サイクル後、この例４＊１６バイトでは多数のデータシ
ョットがメモリバス１１０を経て送信される。このデー
タ送信中、信号ＸＦＥＲ ＤＡＴＡ ＥＶＥＮは活性の
ままである。

【００５７】別のプロセッサでのキャッシュ照合をもち
いたラインフェッチオペレーションは図８に示す。この
例は上記の図７の例と次の点で異なっている。照合プロ
セッサのキャッシュ制御論理はサイクル４から−ＢＵＳ
Ｙライン（図１の制御ライン１１８）を起動し、そのプ
ロセッサへの同報通信要求を活性化する。同報通信プロ
セッサは、ＰＵ ＲＥＳＰＯＮＳＥによりその操作状態
に依存する可変時間の後で応答することになる。これは
要求された内部活動が行われたことを示す。この例では
多重複写ビットＭＣがセットされ、図８のラインＢＲＯ
ＡＤＣＡＳＴＣＭＤ内の信号ＳＥＴ ＭＣ ＢＩＴによ
ってに示される。続いて、−ＢＵＳＹラインは、ＣＡＣ
ＨＥ ＤＩＲ ＳＥＡＲＣＨ中に照合が生じた他のプロ
セッサによって消滅させられる。

【００５８】要求プロセッサＰＵ０はサイクル４で−Ｂ
ＵＳＹライン１１８をサンプルとする。このラインは活
性なので、その多重複写ビットＭＣをセットする。ハー
ドウェアエラーの場合にキャッシュが部分的に更新する
のを避けるために完全なラインがキャッシュ内にある
時、有効なビットは最終サイクルでオンになる。これは
信号ＳＥＴ ＶＡＬＩＤ ＢＩＴによって示される。

【００５９】−ＢＵＳＹがオフになるとすぐに信号ＡＬ
ＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮが１サイクル用
にセットされる。それゆえ、既に用意されたメモリから
のデータ転送は遅れることなく、あるいは他のプロセッ
サ内のキャッシュ照合によってほんの少し遅れるだけで
ある。

【００６０】図８に示した例の２つの変更例は次のａ）
とｂ）である。 ａ） 他のプロセッサは照合を有し、多重複写ビットＭ
Ｃはその対応するキャッシュディレクトリで既にオン状
態にある。こうして他のプロセッサはサイクル４内の１
サイクルに対し−ＢＵＳＹを起動するが、そのプロセッ
サに同報通信要求を割り込ませることはない。 ｂ） 要求プロセッサはＬＩＮＥ ＦＥＴＣＨ ＤＵＥ
ＴＯ ＳＴＯＲＥを送る。これは記憶サイクルがライ
ンフェッチオペレーションをトリガした事を意味する。
ところで、それは照合プロセッサで有効なラインを維持
するためには意味がないことになる。それゆえに同報通
信指令はＩＮＶＡＬＩＤＡＴＥ ＬＩＮＥであり、要求
プロセッサは多重複写ビットＭＣをセットしない。これ
は前述のＧ．Ｄｏｅｔｔｌｉｎｇによる引用論文に記載
されたデータ一貫性に関するコンセプトに対応するもの
である。

【００６１】次に、キャストアウトを伴ったラインフェ
ッチオペレーションを図９を参照して説明する。このケ
ースでは、他のプロセッサＰＵ３は変更ビットＣとのキ
ャッシュ照合を見つけだす。つまり、プロセッサＰＵ３
は−ＢＵＳＹをオンにする。同報通信指令は、メモリ指
令がＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＦＥＴＣＨ
なら、変更ビットＣをリセットし、多重複写ビットＭＣ
をセットする、というものである。ＬＩＮＥ ＦＥＴＣ
Ｈ ＤＵＥ ＴＯ ＳＴＯＲＥについては、ＩＮＶＡＬ
ＩＤＡＴＥ ＬＩＮＥとなる。

【００６２】ＰＵ ＲＥＳＰＯＮＳＥの後、プロセッサ
ＰＵ３はＳＥＬＥＣＴをオンにし、特別なキャストアウ
ト指令ＣＡＳＴ ＯＵＴ ＣＭＤをメモリバスに入れ
る。これはメモリカードに初めの指令が取り消されたこ
とを示す。したがってＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ
ＥＶＥＮはオンにならない。プロセッサＰＵ３は、サ
イクル１３からメモリバス１１０のラインをロールアウ
トする。１サイクル前、メモリカードはキャストアウト
指令を受信するとＸＦＥＲ ＤＡＴＡ ＥＶＥＮを駆動
する。プロセッサＰＵ０はそのデータをそれがメモリか
ら来たときと同様に取る。メモリも同様にそのデータを
受ける。その記憶バッファからのデータをメモリの配列
に書込むための時間が少し必要となる。メモリは２個の
サイクル用にＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥ
Ｎを起動し、次の指令に対する準備を示す。

【００６３】図１０を参照にしてラインフェッチ／ライ
ン記憶オペレーションを説明する。このオペレーション
は変更したラインをロールアウトして、同じオペレーシ
ョンで偶数ＢＳＭカードＭ０からフェッチした他のライ
ン用のキャッシュのスペースを確保する。ラインフェッ
チ／ラインフェッチアドレスＬ．Ｆ．ＡＤＤＲを伴った
ライン記憶指令を、ＬＩＮＥ ＦＥＴＣＨ／ＬＩＮＥ
ＳＴＯＲＥ ＣＭＤによって示されるように選択サイク
ルＳＥＬＥＣＴでメモリバス１１０に入れる。そうして
メモリは即座にフェッチアクセスを開始する。他のプロ
セッサは、ラインフェッチアドレスＬ．Ｆ．ＡＤＤＲで
各々のディレクトリを探索する。

【００６４】次のサイクル（サイクル３）では、ライン
記憶アドレスＬ．Ｆ．ＡＤＤＲはメモリバス１１０にあ
り、ロールアウト対象のラインの４つのデータショット
が続く（ＬＩＮＥ ＳＴＯＲＥ ＤＡＴＡ）。プロセッ
サＰＵ０が定義に従ってこの変更したラインの専有者な
ので、このライン記憶アドレスについての同報通信は起
きない。各記憶データサイクルは信号ＸＦＥＲ ＤＡＴ
Ａ ＥＶＥＮを伴っている。この例では他のプロセッサ
でキャッシュ照合はないと仮定するので、図７を適用す
る。もしキャッシュ照合があるならば、図８や図９に示
したタイミングダイヤグラムを同じように適応する。し
かし、初めの６メモリバスサイクルがどの場合でも起き
る。記憶バッファの記憶データがフェッチオペレーショ
ンが終了する前にはメモリアレー内に書込まれないの
で、ＬＡＴＣＨ：ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹ
によって示されるようにメモリカードはそれより長時間
多忙となる。

【００６５】図１１には２つのインターリーブしたライ
ンフェッチを示す。プロセッサＰＵ０は要求ＲＥＱＵＥ
ＳＴ ＥＶＥＮを起し、同時にプロセッサＰＵ１は要求
ＲＥＱＵＥＳＴ ＯＤＤを起す。プロセッサＰＵ０が初
めに効果のある許可ＧＲＡＮＴを得るとし、サイクル３
でバスに選択サイクルＳＥＬＥＣＴを入れ、図１にしめ
した制御ライン１１１、１１８にそれぞれ対応する２つ
のサイクル用に−ＢＵＳＹを駆動する。このようにして
プロセッサＰＵ０は、偶数メモリＭ０からの対応するラ
イン１をフェッチするためにメモリバス１１０にアドレ
スＡＤＤＲを伴った指令ＣＭＤを入れる。図１１のＣＡ
ＣＨＥ ＤＩＲ ＳＥＡＲＣＨで示されるようにプロセ
ッサＰＵ１のキャッシュディレクトリで照合無しＮＯ
ＭＡＴＣＨが生じる。

【００６６】プロセッサＰＵ１用の効果のある許可ＧＲ
ＡＮＴは、−ＢＵＳＹをオフにした後にサイクル４で活
性となる。プロセッサＰＵ１は選択サイクルＳＥＬＥＣ
Ｔを偶数オペレーションの指令サイクルとデータサイク
ルの間のスペースに置く。このスペースはサイクル３の
終わりからサイクル１０の初めまで広がり、偶数メモリ
バンクＭ０の内部配列にアクセスするため、またアドレ
スＡＤＤＲによって特定された必要なデータをその内部
バッファに入れるために必要な時間によるものである。
プロセッサＰＵ１の要求ＲＥＱＵＥＳＴ ＯＤＤが遅れ
て来ると、サイクル９で最も遅い可能性がある有効な許
可ＧＲＡＮＴが発生する。その時から、図１に示した制
御ライン１１２に対応するＸＦＥＲ ＤＡＴＡ ＥＶＥ
Ｎによって抑制される。どのプロセッサでも照合無しＮ
Ｏ ＭＡＴＣＨとされており、図９に示した例の場合の
ようにキャストアウトが起こらないのでＡＬＬＯＷ Ｘ
ＦＥＲ ＤＡＴＡ ＥＶＥＮおよびＡＬＬＯＷ ＸＦＥ
Ｒ ＤＡＴＡ ＯＤＤはそれぞれ最も早い可能性がある
サイクル、すなわちサイクル５および８で活性となる。
信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮおよび
ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＯＤＤは制御ライン
１１４および１１５を経てそれぞれ送られる。偶数ＢＳ
ＭカードＭ０は、通常の初期アクセス時間の後にバス１
１０にデータＤＡＴＡ ＥＶ．を供給する。奇数ＢＳＭ
カードＭ１は、図１１で示すようにサイクル１４で最後
のデータショット４の送信の後の最後のデータサイクル
を内部メモリ信号が示すまで待つ。つづいて奇数ＢＳＭ
カードは図１に示した制御ライン１１３に対応するＸＦ
ＥＲ ＤＡＴＡ ＯＤＤをオンにする。このＤＡＴＡＯ
ＤＤのデータ移送は１サイクル後のサイクル１６で開始
する。

【００６７】このタイミングは、２つのラインフェッチ
オペレーションがたった１９サイクルで行われることを
示している。プロセッサのバスへのアクセスのインター
リーブがなしでは、同じオペレーションは２＊１４サイ
クルをとる。このようにバス処理能力はかなり増大す
る。

【００６８】バスインターリーブの他の価値のある効果
は図１０に示されている。すなわち、奇数要求ＲＥＱＵ
ＥＳＴ ＯＤＤによる有効な許可ＧＲＡＮＴはサイクル
８で可能であり、奇数ラインフェッチオペレーションが
起され、メモリの内部アクセス時間によりサイクル２１
で終結する。信号ＬＡＴＣＨ： ＥＶＥＮ ＢＳＭＣＡ
ＲＤ ＢＵＳＹによって示されたようにサイクル２４ま
で偶数ＢＳＭカードＭ０が多忙なので、インターリーブ
なしで、奇数要求による新たな選択ＳＥＬＥＣＴはサイ
クル２６以前に可能とはならない。

【００６９】

【発明の効果】図１２では本発明によるプロセッサシス
テムの相対的に向上した能力を示す。本図の曲線は第ｎ
番の多重プロセッサに基づく多重プロセッサシステムの
相対能力を示す。実線は、バスインターリーブなしで、
１６ｋＢキャッシュメモリの第１レベルＬ１のみ有する
多重プロセッサシステムの能力を示す。破線は第２レベ
ルＬ２キャッシュメモリを有する上記に対応する曲線を
示す。最後の点線は、Ｌ２キャッシュメモリおよび改良
されたバスシステムを有する本発明による多重プロセッ
サシステムの増大した能力を示す。

【００７０】本発明によって、多重プロセッサシステム
における共通バスに対するアクセスを効率的に許可する
方法とそのシステムが提供される。

【図面の簡単な説明】

【図１】本発明による多重プロセッサシステムを示す概
略構成図である。

【図２】多重プロセッサシステムの主メモリにおけるデ
ータの分散を示す概略図である。

【図３】本発明による調停装置を示すブロック図であ
る。

【図４】本発明による調停回路の望ましい実施例を示す
回路図である。

【図５】本発明による調停方法を示すフローチャートで
ある。

【図６】本発明による調停方法を示すフローチャートで
ある。

【図７】バスオペレーションの１例を示すタイミングダ
イヤグラムである。

【図８】バスオペレーションの他の例を示すタイミング
ダイヤグラムである。

【図９】バスオペレーションの他の例を示すタイミング
ダイヤグラムである。

【図１０】バスオペレーションの他の例を示すタイミン
グダイヤグラムである。

【図１１】バスオペレーションの他の例を示すタイミン
グダイヤグラムである。

【図１２】本発明によるプロセッサシステムの相対的に
向上した能力を示す線図である。

【符号の説明】

ＰＵ プロセッサ ＤＭＡ 直接記憶アクセス Ｍ０ メモリバンク Ｍ１ メモリバンク １１０ メモリバス １１１ 制御信号ライン １１２ 制御信号ライン １１３ 制御信号ライン １１４ 制御信号ライン １１５ 制御信号ライン １１６ 制御信号ライン １１７ 制御信号ライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウド・ヴィレ ドイツ国7038 ホルツゲルリンゲン、ヴェ ンゲルトスタイゲ 47

Claims (6)

【特許請求の範囲】
1. 【請求項１】二以上のプロセッサと、二以上のバンクに
   論理的に分割された記憶手段と、前記プロセッサと前記
   記憶手段とを接続し情報転送するためのバス手段と、前
   記バス手段に対してアクセスを許可する調停手段とを有
   するマルチプロセッサシステムであって、 前記調停手段は、第一の前記プロセッサが発する第一の
   前記バンクに対するアクセス要求を許可し、前記第一の
   バンクがビジー状態にある間に、第二の前記プロセッサ
   が発する第二の前記バンクに対するアクセス要求を許可
   することを特徴とするもの。
2. 【請求項２】前記プロセッサは予め定められた優先順位
   を有しており、前記調停手段は各々の前記バンクごとに
   それに対してなされたアクセス要求をキューに保持する
   手段を包含し、前記アクセス要求の前記キューへの保持
   は、アクセス要求をなしたプロセッサよりも、 ａ）優先順位の高いプロセッサが発した要求が対応する
   前記キューにすでに保持されていること、または、 ｂ）優先順位の高いプロセッサおよび優先順位の低いプ
   ロセッサが発した要求が対応する前記キューに保持され
   ていないこと、のいずれかを具備することを条件として
   行われる、請求項１のシステム。
3. 【請求項３】前記調停手段が分散して設けられており、
   前記プロセッサの各々が前記バンクの各々に対して割り
   当てられた前記調停手段を有していることを特徴とした
   請求項１または請求項２のシステム。
4. 【請求項４】前記マルチプロセッサシステムが最高の前
   記優先順位に割り当てられたＤＭＡユニットをさらに含
   み、前記ＤＭＡによる前記バス手段へのアクセス要求が
   前記プロセッサによるアクセス要求に優先することを特
   徴とした請求項１、２または３のシステム。
5. 【請求項５】二以上のプロセッサと、二以上のバンクに
   論理的に分割された記憶手段と、前記プロセッサと前記
   記憶手段とを接続し情報転送するためのバス手段と、前
   記バス手段に対してアクセスを許可する調停手段とを有
   するマルチプロセッサシステムにおいて、一のプロセッ
   サが前記バス手段に対してアクセス許可を得る方法であ
   って、 前記一のプロセッサの優先順位を特定するステップと、 前記一のプロセッサの優先順位よりも、 ａ）優先順位の高いプロセッサに係わる要求が対応する
   前記キューにすでに保持されていること、または、 ｂ）優先順位の高いプロセッサおよび優先順位の低いプ
   ロセッサに係わる要求が対応する前記キューに保持され
   ていないこと、 を具備していることを条件として、前記一のプロセッサ
   による第一の前記バンクに対するアクセス要求を第一の
   キューに保持するステップと、 前記第一のキューに前記第一のプロセッサよりも優先順
   位の高いプロセッサによる前記アクセス要求が保持され
   ていない時は前記アクセス要求に基づいて前記バス手段
   に対するアクセスを許可するステップと、 を含む方法。
6. 【請求項６】ｃ）前記バス手段に対して許可された最後
   のアクセスは第一の前記バンク以外の前記バンクに対す
   るものであったこと、または、 ｄ）前記ｃ）を満たさない場合であって、他の前記キュ
   ーに前記アクセス要求が保持されていないこと、 のいずれかを具備することを条件として前記アクセスを
   許可するステップを実行する、請求項５の方法。