JPH0576060B2

JPH0576060B2 -

Info

Publication number: JPH0576060B2
Application number: JP58248678A
Authority: JP
Inventors: Makoto Kishi; Toshihisa Matsuo
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-27
Filing date: 1983-12-27
Publication date: 1993-10-21
Also published as: US4675811A; JPS60138653A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は階層記憶制御方式に係り、詳しくは、
主記憶と２階層以上のバツフア記憶とより成る多
階層記憶において、各階層のバツフア記憶が複数
個存在し、それらに同一アドレスのデータが入る
可能性のある場合のバツフア記憶間のデータの排
他制御方式に関する。

〔発明の背景〕

第１図は多階層記憶システムの一例であり、主
記憶（以下MSと称す）１０１と演算処理装置
（以下CPUと略す）１０３，１０４内のバツフア
記憶（以下BSと略す）１０７，１０８と記憶制
御装置（以下SCと略す）１０２内の中間バツフ
ア（以下WSと略す）１０６とより構成されてい
る例を示す。WS１０６は入出力制御装置（以下
CHと略す）１０５とも接続されている。

第１図に示す如きシステムにおいては、WS１
０６からBS１０７，１０８への転送はブロツク
単位に行なわれ、MS１０１からWS１０６への
転送は１個又は複数個のブロツクを単位とする所
謂ライン単位に転送されるのが一般的である。

第１図では、ラインは４個のブロツクより構成
される例を示してある。今、CPU１０３がブロ
ツクa₀内のデータを読出そうとした時、該ブロツ
クがBS１０７に存在しない場合、WS１０６をア
クセスしてブロツクa₀をBS１０７へ取込む。こ
の際、WS１０６上にブロツクa₀を含むラインＡ
が存在しない場合、SC１０２はMS１０１をアク
セスし、MS１０１からラインＡを読出してWS
１０６へ取込むと同時に、BS１０７へも転送す
る。同様に、CPU１０４がブロツクa₀内のデー
タを読出そうとし、該ブロツクがBS１０８に存
在しないと、WS１０６よりブロツクa₀を取込
む。この時、第１図に示す如く、BS１０７にブ
ロツクa₀が登録されていると、ブロツクa₀はBS
１０７と１０８の両方に同時に存在することにな
る。

第１図の如き多階層記憶システムにおいて、バ
ツフア記憶のストア方式は、BS１０７，１０８
においてはその制御の容易さからストアスルー方
式（書込みをBSと同時にMSにも行う方式）を、
又、WS１０６においては、MS１０１のスルー
プツト軽減のためにストアイン方式（書込みを
WSだけに行い、リプレースの際にMSにもどす
方式）を採用することが多い。こゝでも、BS１
０７，１０８はストアスルー方式、WS１０６は
ストアイン方式をとるとする。

前述した如く、BS１０７と１０８には同時に
同一のブロツクが登録される事がある。今、ブロ
ツクa₀が両BS１０７，１０８に同時に存在する
状態で、CPU１０３がブロツクa₀内のデータを
書変えた場合、BS１０７内のブロツクa₀は更新
されるが、BS１０８内のブロツクa₀は更新され
ないため、データの不一致が発生する。又、ブロ
ツクa₀が両BS１０７，１０８に登録されている
状態で、CH１０５がWS１０６内のブロツクa₀
のデータを書変え更新した場合も、BS１０７，
１０８内のブロツクa₀は更新されないため、WS
１０６内のブロツクa₀とBS１０７，１０８内の
ブロツクa₀とでは、データの不一致が発生する。

かゝるデータの不一致を解消する方式として
は、データの更新されなかつたBSの該当ブロツ
クを無効化する方式が一般的に採用されている。

第２図はBSのブロツク無効化方式の一例を説
明する図である。第２図において、BAA２０１
はBS１０７のデイレクトリ（バツフア・アドレ
ス・アレイ）であり、BAA２０２はBS１０８の
デイレクトリである。BAA２０１，２０２は複
数のエントリからなり、各エントリはBS１０７，
１０８のブロツクと１対１に対応している。その
１つのエントリは、第３図に示す如く、対応する
BSブロツクがMS１０１の何番地に相当するアド
レスのデータであるかを示すアドレス（ADR）
部と、そのエントリの有効性を示すＶビツト部よ
りなつている。インタフエース線２０３，２０
４，２０５は、各々CPU１０３，１０４、CH１
０５がストアを行なう事を示す信号と、そのスト
アアドレスを各CPUへ伝えるものである。

今、BS１０７，１０８にブロツクa₀が存在す
る場合、BAA２０１，２０２の該当エントリの
ADR部には、ブロツクa₀のMS１０１上のアドレ
スaa₀が登録され、そのエントリのＶビツトは
“１”となつて、該ブロツクのデータが有効であ
る事を示している。こゝでCPU１０３がBS１０
７のブロツクa₀内のデータを書変える場合、イン
タフエース２０３を介してCPU１０４にブロツ
クa₀を書変える事を連絡する。これによりCPU
１０４はBAA２０２を検索し、インタフエース
２０３によつて送られてきたCPU１０３のスト
アアドレスaa₀がBAA２０２に登録されているこ
とが分るので、そのエントリを無効化（Ｖ＝０）
する。もし、BAA２０２にアドレスaa₀が登録さ
れていなければ何もしない。CPU２０４がスト
アを行なう場合も同様である。又、CH１０５が
WS１０６にストアを行なう場合は、CPU１０
３，１０４の両方にインターフエース２０５によ
つてストアアドレスを送る。CPU１０３，１０
４の無効化動作は、上記と同じである。

第４図はBSのデータ不一致を防止するための
他の方式を説明する図である。第４図において
は、SC１０２内にBAA２０１のコピーである
FAA４０１と、BAA２０２のコピーである
FAA４０２を持つている。FAA４０１，４０２
の構成はBAA２０１，２０２と同じであり、
BAAに登録する際に対応するFAAにも登録す
る。

BS１０７，１０８上に同時にブロツクa₀が存
在する場合、そのブロツクアドレスaa₀はBAA２
０１，２０２に登録されており、更にFAA４０
１，４０２にも登録されている。この時、CPU
１０３がBS１０７のブロツクa₀内のデータを書
変えようとすると、BSはストアスルー方式であ
るので、ストアリクエストはCPU１０３よりイ
ンタフエース４０４を介してSC１０２へ発せら
れる。SC１０２はWS１０６上のブロツクa₀内の
要求データを書変えると共に、FAA４０２を検
索し、BS１０８上に該ブロツクが存在しないか
調べる。この場合、FAA４０２にもブロツクa₀
のアドレスaa₀が登録されているので、SC１０２
はFAA４０２の該エントリを無効化すると共に、
インタフエース４０５を介してBAA２０２の該
当エントリの無効化をCPU１０４へ要求する。
これにより、CPU１０４はBAA２０２の該当エ
ントリを無効化する。同様に、CPU１０４がス
トアを行なう場合は、SC１０２はFAA４０１を
検索し、もしそのブロツクアドレスが登録されて
いれば該エントリを無効化すると共にインタフエ
ース４０４を介してCPU１０３にBAA２０１の
該当エントリの無効化を要求する。CH１０５が
ストアする場合は、SC１０２はFAA４０１，４
０２両方を検索する。

SC１０２はFAA４０１，４０２のほかに、
WS１０６のデイレクトリであるWAA４０３を
有している。WAA４０３の各エントリは、第５
図に示す如く、そのエントリの有効性を示すＶビ
ツト部、そのエントリに対応するWS１０６のラ
インのMS１０１上のアドレスを示すADR部、及
び、そのラインがWS１０６に取込まれてから該
ラインの書変えが行なわれた事を示すＣビツト部
より成つている。WSは前述した様にストアイン
方式であるために、WS１０６にてラインのリプ
レースが発生した際に、SC１０２はWS１０６よ
り追出されるラインをMS１０１に書き戻す必要
があるか否かをＣビツトにより決める。

ところで、近年の著しいデータ処理量の増加に
耐えうるシステムを提供するために、又、種々の
利用形態に耐えうるシステムを提供するために、
システムに拡張性を持たせておく事が必要となつ
ている。第６図はシステムの拡張方式の一例を示
しており、第１図に比して２倍の台数のCPU、
CHが接続されている。

しかし、第６図のシステムには以下に示す如き
問題点がある。すなわち、第６図の構成例を実現
するためには、SC１０２はCPU4台、CH2台か
らのリクエストを処理可能なスループツトを持つ
ていなければならない。そのためには、SC内制
御論理の高速化が必要で、論理が複雑となり、論
理の量が増加し、更に高速なWS，WAA素子を
必要とする上、CPU１０３，１０４，６０１，
６０２、DH１０５，６０３からのリクエストに
対するWS１０６のヒツト率を第１図のシステム
と同程度に保つには、第１図に比して２倍以上の
WS容量が必要となつてくる。又、CPU１０３，
１０４，６０１，６０２、DH１０５，６０３と
の接続ケーブル本数も多くなり、SC１０２はそ
れだけのケーブル接続口を用意しておく必要があ
る。

第７図は前述の如き問題点を解決するためのシ
ステム構成例であり、２台のSC１０２及びSC７
０１にて構成されている。第７図より明らかな如
く、SC１０２、SC７０１共、接続されるCPU，
CHの台数は第１図に示すシステム構成例と同じ
である。このため、第７図のシステムにおける
SC１０２，７０１に要求されるスループツトは、
第１図のSC１０２のそれとほぼ同じで良いこと
になり、第６図の構成例の如き問題点は解決され
る。

しかし、第７図に示す如きシステム構成では、
BSのデータ一致制御をBS１０７，１０８に加え
てBS６０４，６０５についても行なう必要があ
る上、更にWS１０６，７０２についても行なう
必要がある。

今、ブロツクa₀がWS、BSに登録されていない
として、CPU１０３がブロツクa₀内のデータに
対して読出し要求をSC１０２へ発すると、ブロ
ツクa₀を含むラインＡがWS１０６に登録される
と共に、BS１０７にブロツクa₀が登録される。
この状態でCPU６０１がやはりブロツクa₀内の
データの読出し要求をSC７０１に対して発する
と、WS７０２にもラインＡが登録され、BS６０
４にもブロツクa₀が登録される。この状態で更に
CPU１０４，６０２がやはりブロツクa₀内のデ
ータの読出し要求をSC１０２，７０１へ各々発
すると、BS１０８，６０５にもブロツクa₀が登
録される。この結果、WS１０６，７０２には共
にラインＡが登録され、かつBS１０７，１０８，
６０４，６０５全てにブロツクa₀が同時に登録さ
れている状態が存在する。

この状態で、CPU１０３がブロツクa₀内のデ
ータを書変えると、BS１０７内のブロツクa₀と
WS１０６内のラインＡ内の該データは書変えら
れる。しかし、BS１０８，６０４，６０５内の
ブロツクa₀とWS７０２内のラインＡ内の該デー
タは書変えられない。このため、BSのデータ一
致制御により、BS１０８，６０４，６０５内の
ブロツクa₀を無効化すると共に、WSのデータ一
致制御によりWS７０２のラインＡを無効化する
必要がある。

第８図は前述の第２図によるブロツク無効化方
式を第７図のシステム構成に適用した例である。
BSのブロツク無効化制御はインタフエース２０
３，２０４，２０５，８０４，８０５，８０６に
より各CH、CPU間でストアアドレスを交換して
行なう。又、WSのブロツク無効化制御は、イン
タフエース８０２，８０３によりSC間でストア
アドレスを交換して行なう。各CPU，SCでのブ
ロツク無効化処理は、第２図で説明した通りであ
る。

第８図の方式の問題点は、CH、CPU間のスト
アアドレス交換用インタフエースの本数が多い事
と、WAA、BAAのスループツトが増大し、本
来必要なBS、WSアクセスのためのBAA、
WAA検査を阻害する事である。

第９図は第４図で説明したBAAの写しである
FAAをSC内に持つ方式を第７図のシステム構成
に適用した例である。SC７０１内のFAA９０
１，９０２はBAA８０７，８０８の写しであり、
インタフエース９０５，９０６はCPU６０１，
６０２に対してBS無効化要求を行うものである。
インタフエース９０３及び９０４は各々WS１０
６、WS７０２に対して、接続されているCPU、
CHから書込みが行なわれる際に、その書込みア
ドレスを送出するインタフエースである。

今、CPU１０３がブロツクa₀内のデータを書
変えると、SC１０２ではFAA４０２を検索して
BS１０８にブロツクa₀が取込まれていないか調
べ、取込まれていればインタフエース４０５によ
りBS１０８の該ブロツクの無効化要求をCPU１
０４に対して行なう。又、インタフエース９０３
により、この書込みアドレスをSC７０１へ送る。
これにより、SC７０１はWAA８０１を検索して
ラインＡがWS７０２に登録されていないか調
べ、取込まれていればこれを無効化する。さら
に、FAA９０１，９０２を検索してBS６０４，
６０５にブロツクa₀が登録されていないか調べ、
あればこれをインタフエース９０５，９０６を介
してCPU６０１，６０２に無効化を要求する。

第９図の方式での問題点は、第４図の構成に比
して、FAAのスループツトが２倍必要となる事
と、WAAのスループツトが第４図に比して相手
SCでWSへの書込みが行なわれる分だけ増加する
ことである。したがつて、CPU、CHからの書込
みリクエストの発生頻度が高くなつた場合には、
BS、WSのデータ一致制御のためのFAA、WAA
の検索がスループツトネツトとなつて、システム
の性能を低下させてしまう。

〔発明の目的〕

本発明の目的は、SC間のデータ一致のための
インタフエース動作やWAA，FAAのスループツ
トをほとんど増加させることなく、小規模システ
ムから大規模システム迄の拡張性のある多階層記
憶制御方式を提供することにある。

〔発明の概要〕第９図の方式において、BS、WSのデータ一致
制御の際、FAA，WAAのスループツトが増大す
るのは、CPU又はCHがストアを行なう度に、各
SCがWAA，FAAを検索して該ストアアドレス
を含むブロツク又はラインの無効化処理を行なう
か否かを調べることによる。しかし良く考えてみ
れば、BSについては、あるブロツクについては
一度無効化処理を行なえば、又、WSについて
は、あるラインについて一度無効化処理を行なえ
ば、該ブロツク又はラインが再びBS又はWSに登
録される迄は、この無効化処理のためのFAA，
WAAの検索は不用である事が判る。

例えばCPU１０３がブロツクa₀内のデータを
書変えようとして、SC１０２に書込みリクエス
トを送出し、SC１０２がWAA４０３を検出した
際に、該ブロツクがBS６０４，６０５になく、
かつ、該ブロツクを含むラインがWS７０２に無
い事が判れば、インタフエース９０３を起動する
必要は無くなる。これによりインタフエース９０
３，９０４の起動回数は大巾に減少し、第９図に
ついて前述した問題点は解決される。

ところで、WAAの各エントリの登録内容は、
従来、第５図の如くであり、これではSC１０２，
７０１がストアリクエストを受付けた際にインタ
フエース９０３，９０４を起動する必要があるか
否かは分らない。

そこで、本発明では、WAAの各エントリの登
録内容を第１０図に示す如く拡張する。すなわ
ち、Ｖビツト部、ADR部、Ｃ部にEXビツト部を
追加する。そして、このEXビツトに次の意味を
もたせる。EXビツトが“１”のラインは、WS
については自SC内のWSにのみ存在し、自分以外
のSC内のWSには存在しない事を意味し、BSに
ついては、自SCに接続されるCPU内のBSには存
在しうるが、自分以外のSCに接がるCPU内のBS
には存在しない事を意味する。

これにより、あるCPUがあるブロツクのデー
タを書変えるとき、該CPUに接続されるSCは自
WAAを検索することにより、該ブロツクを含む
ラインが自分以外のSCのWSに存在するかどうか
直ちに分かり、存在しない場合、他SCを起動し
ないですむ。

〔発明の実施例〕

第１１図は本発明の一実施例で、システム構成
は第７図と同様である。すなわち、MS１０１に
２台のSC１０２及びSC７０１が接続され、さら
に、SC１０２にはCPU１０３，１０４、CH１
０５が、SC７０１にはCPU６０１，６０２、
CH６０３がそれぞれ接続される。CPU１０３は
BS１０７とそのデイレクトリのBAA２０１を有
し、同様にCPU１０４はBS１０８とそのデイレ
クトリのBAA２０２を有する。SC１０２はWS
１０６とそのデイレクトリのWAA４０３、さら
にBAA２０１，２０２の写しであるFAA４０
１，４０２を有する。SC７０１及びCPU６０１，
６０２も同様の構成である。BAA２０１，２０
２，８０７，８０８の各エントリの登録内容は第
３図の如くであり、WAA４０３，８０１の各エ
ントリの登録内容は第１０図の如くである。

CPU１０３からラインＡのブロツクa₀内のデ
ータに対する書込み要求をSC１０２が受取ると、
SC１０２はWAA４０３を検索する。

先ずWAA４０３にラインＡが登録されている
ケースから説明する。この場合、該書込み要求は
WS１０６上で処理され、WS１０６上のライン
Ａのブロツクa₀内のデータを書変える。さらに、
BS１０８に対するデータ一致のため、SC１０２
はFAA４０２を検索し、該ブロツクが登録され
ていれば、FAA４０２の該当エントリを無効化
するとともに、CPU１０４に対してインタフエ
ース４０５によりBAA２０２の該当ブロツクの
無効化要求を発する。FAA４０２に該当ライン
が登録されていなければ何もしない。

WS７０２とBS６０４，６０５に対するデータ
一致制御は、WAA４０３のラインＡの登録され
ているエントリのEXビツトの値によつて変る。
先ずEXビツトが“１”のケースは、ラインＡが
WS７０２にも、BS６０４，６０５にも存在しな
いので、SC１０２はインタフエース９０３を起
動しない。EXビツトが“０”のケースは、ライ
ンＡがWS７０２に、又、ラインＡ内のブロツク
（a₀，a₁，a₂，a₃とする）がBS６０４，６０５に
存在する可能性があるので、SC１０２はインタ
フエース９０３を起動してSC７０１へデータ一
致制御を要求する。この要求により、SC７０１
はWAA８０１を検索し、ラインＡが登録されて
いればこのエントリを無効化する。又、FAA９
０１，９０２については、ラインＡ内の全ブロツ
クについて（ここではブロツクa₀，a₁，a₂，a₃に
ついて）検索し、登録されているブロツクがあれ
ば該当エントリを無効にするとともに、CPU６
０１，６０２に対してインタフエース９０５，９
０６により該ブロツクの無効化要求を発する。こ
れにより、WS７０２、BS６０４，６０５上にラ
インＡのデータは存在しなくなるので、SC１０
２はWAA４０３内のラインＡの登録されている
エントリのEXビツトを“１”にセツトしなおす。

次にWAA４０３にラインＡが登録されていな
い場合を説明する。この場合、SC１０２はイン
タフエース９０３により、SC７０１に対してデ
ータ一致制御の要求を送出して、該WS１０６へ
の書込み要求処理は中断する。SC７０１はWAA
８０１を検索し、その結果を、つまり、WAA８
０１に登録されていなかつたか、あるいは登録さ
れていた時は該当エントリのＣビツトの値をイン
タフエース９０３によりSC１０２へ連絡し、
WAA８０１上の該当ラインを無効にする。又、
SC７０１はFAA９０１，９０２を検索し、登録
されていれば、BS６０４，６０５の無効化要求
をCPU６０１，６０２に発する。

SC１０２はインタフエース９０３によるSC７
０１の上記WAA８０１の検索結果の連絡を受取
ると、MS１０１よりラインＡを読出しWS１０
６へ書込み、CPU１０３からの書込み要求を処
理し、ラインＡをWAA４０３に登録する。この
時、前述の如くWS７０２，BS６０４，６０５か
らはラインＡが追出されているので、WAA４０
３にはEXビツトを“１”として登録する。

なお、いづれの場合も、WAA４０３のライン
Ａの登録されているエントリのＣビツトが“１”
にセツトされる事は言うまでもない。

いままでは書込み要求についてのみ説明してき
たが、読出し要求に対してもEXビツトをセツト
すると効果がある場合がある。すなわち、ライン
Ａ内のデータを読出した後、そのデータを書変え
る可能性のある場合、ラインＡを読出した際にあ
らかじめEXビツトをセツトすれば良い。

次に、CPUあるいはCHからのラインＡに対す
るEXセツトの読出し要求が来た場合のSCの動作
を説明する。

第１１図にてCPU１０３がラインＡのデータ
に対するEXビツト・セツトの読出し要求を発し
た場合、該データがBS１０７上にあれば、該要
求はBS１０７にて処理されるので、WAA４０
３のEXビツトはセツトされない。もし、BS１０
７に該データが存在しなければ、EXセツトの読
出し要求が、SC１０２に対して発せられる。も
し、ラインＡがWAA４０３に登録されている場
合は、該読出し要求はWS１０６を読出す事によ
りSC１０２内で処理されるので、やはりEXビツ
トはセツトされない。しかし、ラインＡがWS１
０６上に存在しない場合は、インタフエース９０
３にてSC７０１に対して該ラインがWS７０２上
にて書変えられて存在するか否か問合せる必要が
ある。この際、SC７０１はWAA８０１の検索と
並んでFAA９０１，９０２を検索し、ラインＡ
がいづれにも存在しない場合は、インタフエース
９０３にてEXビツト・セツト可を連絡する。こ
の場合、SC１０２はラインＡのデータをMS１０
１より読出してWS１０２に格納し、ラインＡを
WAA４０３に登録する際にEXビツトを“１”
にセツトする。

第１１図では階層記憶は３階層であるが、４階
層以上にも本発明は適用可能なこと、CPU、
CH、WSの構成数も第１１図に束縛される事な
く拡張可能である事は言うまでもない。

〔発明の効果〕

本発明によれば、主記憶（MS）と、複数の中
間バツフア（WS）及び複数のバツフア記憶
（BS）からなる多階層記憶システムにおいて、ス
トア動作に伴うWS，BS上のデータの無効化のた
めの、WS間のインタフエース動作頻度、WSの
デイレクトリの検索頻度は、WSが１台のシステ
ム構成の場合とあまり変らず、小規模システムか
ら大規模システムまでほゞ同一性能で実現が可能
である。

一般に、BS及びWSの制御は、MSのデータを
いかに効率よく共有するか、又排他的に持つかと
いう相反する制御の効果的な実現にある。この実
現に際しては、メモリの階層構成を、BS、WS、
MSの３階層とした時、それぞれ上位階層のメモ
リに対しどういう属性を持たせるかが重要であ
る。本発明はWSのEXビツトの意味をWS間の排
他制御のみでなく、さらに下位階層のBS間の排
他制御にも拡張した点に意義がある。これによ
り、BS及びWSの制御が、異なるWSに従属する
BS間の排他制御まで含めて効果的に実現される。
また、本発明のEXビツトでは、その性質から登
録時に１回アドレスが交換すればよく、アドレス
変換のオーバーヘツドが増加することはない。

【図面の簡単な説明】

第１図は多階層記憶システムの一例を示す図、
第２図は第１図のシステムに対する従来のデータ
一致制御方式の一例を示す図、第３図はBAAの
１エントリの内容を示す図、第４図は第１図のシ
ステムに対する従来のデータ一致制御方式の他の
一例を示す図、第５図はWAAの従来の１エント
リの内容を示す図、第６図及び第７図は多階層記
憶システムの他の一例を示す図、第８図及び第９
図は第７図のシステムに対する従来のデータ一致
制御方式の一例を示す図、第１０図はWAAの本
発明の１エントリの内容を示す図、第１１図は本
発明によるデータ一致制御方式の一実施例を示す
図である。１０１……主記憶（MS）、１０２，７０１…
…記憶制御装置（SC）、１０３，１０４，６０
１，６０２……演算処理装置、１０６，７０２…
…中間バツフア（WS）、１０７，１０８，６０
１，６０２……バツフア記憶（BS）、２０１，２
０２，８０７，８０８……BSデイレクトリ
（BAA）、４０１，４０２，９０１，９０２……
コピーBAA（FAA）、４０３，８０１……WSデ
イレクトリ（WAA）。

Claims

【特許請求の範囲】１主記憶（MS）と、該MS上のデータの写し
を格納する複数の中間バツフア記憶（WS）と、
該WS毎に少なくとも一つ存在し、各々該当WS
上のデータの写しを格納するバツフア記憶（BS）
とを具備し、各BSを内蔵する各処理装置は当該
BSに格納されているデータの主記憶アドレスを
登録するデイレクトリ（BAA）を有し、各WS
を内蔵する各記憶制御装置は当該WSに格納され
るデータの主記憶アドレスを登録するデイレクト
リ（WAA）および当該WSに接続されるBSの
BAAのコピー（FAA）を有する多階層記憶シス
テムにおいて、各WSのデイレクトリ（WAA）に、そのエン
トリのアドレスが他のWS及びそれに接続されて
いるBSに存在するか存在しないかを示すビツト
（以下EXビツトと称す）を持ち、該EXビツトが
第１状態のとき存在しないことを、第２状態のと
き存在することを示し、あるWSへの書込みが、当該WSのデイレクト
リ（WAA）にEXビツトが第１状態で登録され
ているアドレスに対して発生したときは、当該記
憶制御装置は、他WS及びこれに接続されている
BSのデイレクトリに該アドレスが登録されてい
るか否か調べる事を他記憶制御装置に連絡するこ
となく、直ちに当該WSへの書込みを行い、あるWSへの書込みが、当該WSのデイレクト
リ（WAA）にEXビツトが第２状態で登録され
ているアドレスに対して発生したときは、当該記
憶制御装置は他WS及びそれに接続されているBS
の当該アドレスのデータの無効化を他記憶制御装
置に連絡し、該他記憶制御装置は、WAA、FAA
を参照して無効化を行い、当該記憶制御装置は前
記EXビツトを第１状態に書き換えて、当該WS
に書込みを行い、あるWSへの書込みが、当該WSのデイレクト
リ（WAA）に登録されていないアドレスに対し
て発生したときは、当該記憶制御装置は該アドレ
スを他記憶制御装置に連絡し、該他記憶制御装置
は、WAA、FAAを参照して、WS及びそれに接
続されているBSに、該アドレスの登録されてい
るエントリがあるか調べ、あればそのデータの無
効化を行い、当該記憶制御装置は、前記書込みの
発生したWSのデイレクトリにEXビツトを第１
状態にして登録を行い、当該WSに書込みを行う
ことを特徴とする階層記憶制御方式。