JPS60701B2

JPS60701B2 - デ−タ処理装置

Info

Publication number: JPS60701B2
Application number: JP55059087A
Authority: JP
Inventors: 寛松本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-05-01
Filing date: 1980-05-01
Publication date: 1985-01-09
Also published as: JPS56156980A

Description

【発明の詳細な説明】本発明は主記憶装置上の情報の一部を貯えるキャッシュ
メモリを備えたデータ処理装置、さらに詳しく云えばマ
ルチプロセッサシステムでのキャッシュメモリと主記憶
装置の一致化処理において、一致化処理の未処理件数が
ある一定の件数を超えて不一致が発生することのあるデ
ータ処理装置に関する。

一般にキャッシュメモリを有するデータ処理装置では、
主記憶装置から一定量のデータを必要に応じてキャッシ
ュメモリに転送しておき、処理すべきデータが必要にな
ると、まずキャッシュメモＩＪ上にそのデータが存在す
るかどうかを調べ、存在する場合にはキャッシュメモリ
から供給し、存在しなければ主記憶装置から供給すると
ともにそのデータをキャッシュメモ川こ転送し、またデ
ータをストアする場合には主記憶装置の内容を書換える
とともに、元の主記憶装置の内容がキャッシュメモリ上
に存在するかどうかを調べ、存在する場合にはキャッシ
ュメモリ上も書換えるようにしている。

このようなキャッシュメモリを有するデータ処理装置を
少くとも１つ含む複数のデータ処理装置が主記憶装置を
共通に使用するマルチプロセッサシステムでは、他のデ
ータ処理袋燈が主記憶装置にストアアクセスを行なうと
、キャッシュメモリを持つデータ処理装置は、このスト
アアクセスのアドレス情報を受け取り、このアドレスに
対応するデータが自装置内のキャッシュメモリ上に存在
するかどうかを調べ、存在する場合はキャッシュメモリ
上のデータを書換えるか少くとも無効にしキャッシュメ
モリと主記憶装置の内容との不一致を無くするようにし
ている。

しかし、この場合システムを構成するデータ処理装置の
台数にも関係するが、最悪の場合、アドレス情報の転送
されてくる割合が一致化処理の速度を上回ることが一時
的にせよ有り得る。このため禾処理のアドレス情報を一
時的に貯えるアドレススタックレジスタを幾段設けても
不足する場合が生じる。これを解決するために、アドレ
ススタックレジスタに一定量以上のアドレスが貯えられ
ると、主記憶装置または他のデータ処理装置などに対し
て、ストアアクセスを禁止する信号を送り、未処理のア
ドレス情報が減少するまで他のデータ処理装置によるス
トアアクセスを禁止する制御方式が採用されているが、
装置間信号の増加、装置間にまたがる複雑な制御、故障
時にシステムに与える影響が大きい等の欠点があった。
本発明の目的は、一致化処理のための未処理のアドレス
情報がアドレススタックレジスタの容量を超えてしまう
ような最悪のケ−スが生じると、他装置には何ら報告す
ることをせず、目装置内のキャッシュメモリを全て無効
化することにより上記欠点を解決し、キャッシュメモリ
と主記憶装置上のデータの一致化処理を実現できるよう
にしたデータ処理装置を提供することにある。

前記目的を達成するために本発明によるデータ処理装置
は他のデータ処理装置とともに主記憶装置を共用する。

マルチプロセッサシステムでの前記主記憶装置上の情報
を一定量づつ議出して貯えておくキャッシュメモリを備
えたデータ処理装置であった前記キャッシュメモリと主
記憶装置の一致化処理のため前記他のデータ処理装置に
よる前記主記憶装置に対するストア要求があるとその要
求に応じたアドレス情報を受け取りそれが処理されるま
で一時格納しておく複数段のアドレススタックレジスタ
を有するデータ処理装置において、前記アドレススタッ
クレジスタの容量を超えてアドレス情報を格納しなけれ
ばならないあふれの状態を検出する手段と、前記検出手
段によりあふれが検出されると前記キャッシュメモリの
全内容を無効化する制御手段とを付加して構成してある
。前記構成によれば、従来の欠点を解決できることはも
ちろん、他の装置を制御することなくキャッシュメモリ
と主記憶装置上のデータの一致化処理を実現でき、本発
明の目的を完全に達成することができる。以下、図面を
参照して本発明をさらに詳しく説明する。

第１図は本発明の一実施例であるキャッシュメモリを有
するデータ処理装置の内部構成を示すブロック図である
。まず、キャッシュメモリの一般的な動作を説明する。

このキャッシュメモリの構成は、４レベルのセットアソ
シアティブ方式の場合について示している。図中メモリ
ーは１舷バイトのキャッシュメモリで、４ワード（１０
ゞイト）／ブロック×４レベルで構成されている。メモ
リ２はキャッシュメモリの各ブロックに対応して１２ビ
ットのメモリアドレス情報を保持するアドレスアレイ、
メモリ３はブロック当り１ビットの情報を保持するメモ
リである。

メモリ３の各ビットはキャッシュメモリ上のデータの有
効性を示すビットで、本ビットが論理ＩＨ１″のとき、
対応するキャッシュメモリのブロックに主メモリ上のデ
ータが、アドレスアレイ２に対応するアドレス情報が保
持されていることを示す。

このデータ処理装置の演算部４がデータを必要としたと
き、そのデータがすでにキャッシュメモリーに保持され
ていれば王〆モリ２３にはアクセス要求は行なわず、キ
ャッシュメモリ１のデータを議出して使用する。データ
がキャッシュメモリ１に保持されていなければ、必要と
するデー夕を含む１６ゞイトのブロックデータを主メモ
リ２３から議出し、演算部４に転送するとともにキャッ
シュメモリーにそのブロックデータを格納し、アドレス
アレイ２の対応するブ。ック位置にアドレス情報を書込
み、かつメモリ３の対応するブロックの有効ビットを論
理”１″にセットする。また演算部４から主メモリにデ
ータを書込むときは、そのアドレスで示されるブロック
データがキャッシュメモリーに保持されていれば、主メ
モリに書込むとともにキャッシュメモリーの内容も新し
いデータに書換える。そのブロックデータがキャッシュ
メモリーに保持されていない場合は主メモリに書込むだ
けである。次に第１図を参照しながら演算部４からのア
クセス動作を詳細に説明する。

演算部４からの議出し要求の場合、アクセスコマンドは
パス１０１を介してキャッシュメモリ制御部５に、２４
ビットのアドレス情報ＡＯ〜２３はパス１０３を介して
キャッシュメモリ制御部５に、パス１０３一選択回路９
を介してアドレスレジスタ１３に送られる。

メモリ１，２はアドレスレジスター３の下位アドレスビ
ットＡ１２〜１９のアドレス情報１０４によりアクセス
され、メモリ３は選択回路１２を介したアドレス情報１
０４によりアクセスされる。アドレスアレイ２から詠出
された４のブロックアドレス０９とアドレスレジスタ
１３の上位アドレスビットＡＯ〜１１のアドレス情報１
０５が、メモリ３から読出された各ブロックの有効ビッ
ト情報１１０〜１１３の論理ＩＩｌ″のブロックに対す
るものについてのみ比較回路１５〜１８により比較され
る。

有効ビットが論理Ｈ１″で両アドレス情報が一致すると
、目的とするデータがそのブロックに保持されているこ
とを示し、一致したブロックに対する比較回路１５〜１
８の出力信号（１１４〜１１７のいずれか）のみ論理Ｈ
Ｉ″となる。前記一致動作の間にキャッシュメモリ１の
データがパス１１８〜１２１に読出され、前記比較でい
ずれかのブロックが一致するとその一致信号１２２によ
り対応するブロックデータを選択回路１９で選択し、さ
らに選択回路１１を介して演算部４に送る。もし４個の
比較回路１５〜１８ですべて一致しなかった場合は、キ
ャッシュメモリ１に目的のデータが保持されていないこ
とを示し、キャッシュメモリ制御部５は王〆モリ２３に
対してパス１２３を介して論出しアクセス要求を行なう
。主メモリ２３からの議出しデータはパス１２４を介し
て転送され、パス１２５−選択回路１０を介してデータ
レジス夕１４にセットされるとともに、パス１２５−選
択回路１１を介して演算部４に送られる。データレジス
ター４にセットされたデータは格納すべきキャッシュメ
モリのブロック位置決定のアルゴリズムに従ってキャッ
シュメモリ１に書込まれる。このとき、データを格納し
たブロックに対応するアドレスアレイ２のロケーション
にメモリアドレスの上位ビットＡＯ〜１１の情報１０５
を書込むとともに、メモリ３の対応するブロックの有効
ビットを論理”ｌｒにセットする。一方演算部４からの
書込み要求の場合、アクセスコマンドおよびアドレス情
報は読出し要求の場合と同じく、パス１０１および１０
３を介してそれぞれ送られ、書込みデータがパス１０２
を介して送られる。

アドレスレジスター３にセットされたアドレス情報によ
り、読出し要求の場合と同機にメモリ２および３の内容
を検索し、もしそのブロックデータがキャッシュメモリ
１に存在する場合には、パス１２３を介して主メモ川こ
書込みアクセスを行なうと同時に、書込みデータ１０２
を選択回路１０からデータレジスタ１４を介してキャッ
シュメモリ１の対応するブロックに書込む。ブロックデ
ータがキャッシュメモリ１に保持されていない場合は、
キャッシュメモリ１への書込みは行なわず、主メモ川こ
対する書込みアクセスだけを行なう。以上のように本キ
ャッシュメモリの内容は、他のデータ処理装置から主メ
モリの内容を書換えないかぎりその内容と−致している
。

次に、他のデータ処理装置が主メモリを書換えた場合、
キャッシュメモリを持つ本データ処理装置ではキャッシ
ュメモリと主メモリのデータに食違いが生じ、一致化の
処理が必要である。

この動作について説明する。第１図に示すデータ処理装
置以外のデータ処理装置が主メモリを書換えると、その
アドレス情報が第１図のパス１２６を介して送られ、ア
ドレススタックレジス夕６に順次格納される。アドレス
スタックレジスタ６はキャッシュメモリー上の無効化す
べきブロックを示すアドレス情報を保持するレジスタで
ある。アドレススタックレジスタ６にアドレス情報が１
つでもセットされると、キャッシュメモリ制御部５に通
知され、本制御部５の指示により、アドレススタツクレ
ジスタ６のアドレス情報をパス１２７から選択回路９を
介してアドレスレジスタ１３にセットしアドレススタツ
クレジスタ上のこのアドレス情報を消去する。アドレス
スタックレジスタ１３にセットされたアドレスにより、
前記演算部４からのキャッシュメモリ１に対するアクセ
ス動作の場合と同様に、メモリ２および３の内容を言売
出し、比較回路１５〜１８におい、てパス１０５の内容
と各メモリ出力の内容を比較する。４個の比較の結果す
べて一致しなかった場合はそのアドレスで示されるブロ
ックデータがキャッシュメモリーには保持されていない
ことを示し、無効化の処理は必要ない。４個のいずれか
で−致した場合、一致した信号のみを論理ＩＩ１″とし
た一致信号１１４〜１１７はしジスタ２０‘こ取込まれ
、パス１２８を介して有効ビット作成回路２２に入力す
る。

また、メモリ３から講出した有効ビットは、レジスタ２
１にセットされ、パス１２９を介して有効ビット作成回
路２２に入力される。この有効ビット作成回路２２では
、パス１２８の論理ｎｌ″のブロックに対するパス１２
９の有効ビットだけを論理ＨＩ″から１１０″にリセッ
トした新しい有効ビットを作成し、メモリ３へは選択回
路１２を介したアドレス情報１０４で指定されるアドレ
スにパス１３０を介して書込む。

これにより送られてきたメモリアドレスで示されるブロ
ックデ−夕をキャッシュメモリ上で無効にする。以上の
動作により、本データ処理装置以外のデータ処理装置が
主メモリの内容を書換えたとき、書換えられる以前の古
いデータを保持するキャッシュメモリーのブロックを無
効にすることができ、主メモリ上のデータとキャッシュ
メモリ上のデータの内容を常に一致させた状態にするこ
とができる。しかし、ここで注意しなければならないの
は送られてきた１つのメモリアドレスに対応する無効化
処理のためにメモリ３についてみれば、読出しおよび書
込みの２回の処理サイクルが必要なことである。

マルチプロセッサシステムにおいて、１つ以上の他のデ
ータ処理装置の書込みアクセスに伴なうアドレスの転送
は、最悪を考えると各処理サイクル毎に発生することが
あり、待合せのアドレススタックレジスタとして、レジ
スタの段数を幾段準備しても足りることにはならない。
したがってアドレススタックレジスタの数を超えて待合
せをしなければならない場合が論理的には存在する。も
ちろん通常の状態では起きないだけの段数を準備するが
ごくまれに発生する可能性がありこれに対処しなければ
ならない。このための回路および動作について説明する
。アドレススタックレジスタ６には処理待ちのアドレス
が保持されるが、スタックが一杯となり、次にパス１２
６を介して送られてきたアドレス情報が、スタック満杯
のため、アドレススタツクレジスタ６にすでに保持され
ていて禾だ、処理されていないアドレス情報のいずれか
を書換えた場合、未処理のアドレス情報が消えてしまい
、前記一致化処理は不完全なものとなる。

このような状態が発生すると、これをアドレススタック
オーバフロー検出回路７が検出し、キャッシュメモリ無
効化制御部８に通知する。

キャッシュメモリ無効化制御部８はキャッシュメモリ制
御部５に「キャッシュメモリ使用不可」の信号１３２を
送る。

キャッシュメモリ制御部陣はこの信号を受けると、以後
演算部噂からの謙出し要求、書込み要求に対して、キャ
ッシュメモリをいっさい使用せず、直接主メモリにアク
セスするよう制御する。また、キャッシュメモリ無効化
制御部８は有効ビット作成回路２２を制御して、４つの
ブロックに対応する有効ビットをすべて論理ＩＩ０″に
してパス１３０に出力し「さらにメモリ３に対するアド
レス情報としてパス１３１−選択回路１２を介して０〜
２５５の全アドレスを順次送りながらパス１３０のデー
タをメモリ３に書込み、すべてのブロックを無効化する
。すべてのフロックの無効化が終ると、キャッシュメモ
リ無効化制御部８はキャッシュメモリ制御部５に対する
「キャッシュメモリ使用不可」の信号１３２の送出を中
止し、キャッシュメモリ制御部５は以後演算部４からの
議出し要求、書込み要求に対してキャッシュメモリの使
用を再開する。これによりキャッシュメモリと主メモリ
のデータの一致化処理が実現できる。本発明は以上説明
したように、マルチプロセッサシステムでのキャッシュ
メモリと主メモリの−致化処理において、キャッシュメ
モリを有するデータ処理装置内に、処理すべきアドレス
を格納するために設けたアドレススタツクレジスタの容
量を超えてアドレス情報が転送されてくる場合に、この
あふれの状態が生じたことを検出する手段と、この検出
手段によりあふれが検出されると、自装置内のキャッシ
ュメモリの全内容を無効化する制御手段を持つことによ
り他装置をいっさい制御することなく、キャッシュメモ
リと主メモリの一致化を実現することができるという効
果がある。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の一実施例を示す
ブロック図である。１……メモリ（キヤツシユメモリ）、２……メモリ（ア
ドレスアレイ）、３・・・…メモリ（有効表示ビット）
、４・・・・・・演算部、５・・・…キャッシュメモリ
制御部、６・・・・・・アドレススタックレジスタ、７
・・・…アドレススタックオーバフロー検出回路、８・
・・・・・キャッシュメモリ無効化制御部、９〜１２・
…・・選択回路、１３，１４・・・・・・レジスタ、１
５〜１８…・・・比較回路、１９・・・・・・選択回路
ト２０，２８・・…・レジスタト２２……有効ビット作
成回路、空３州…主メモリ。第１図

Claims

【特許請求の範囲】

１他のデータ処理装置とともに主記憶装置を共用する
、マルチプロセツサシステムでの前記主記憶装置上の情
報を一定量づつ読出して貯えておくキヤツシユメモリを
備えたデータ処理装置であって前記キヤツシユメモリと
主記憶装置の一致化処理のため前記他のデータ処理装置
による前記主記憶装置に対するストア要求があるとその
要求に応じたアドレス情報を受け取りそれが処理される
まで一時格納しておく複数段のアドレススタツクレジス
タを有するデータ処理装置において、前記アドレススタ
ツクレジスタの容量を超えてアドレス情報を格納しなけ
ればならないあふれの状態を検出する手段と、前記検出
手段によりあふれが検出されると前記キヤツシユメモリ
の全内容を無効化する制御手段とを設けたことを特徴と
するデータ処理装置。