JPS59167891A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
- Publication number
- JPS59167891A JPS59167891A JP58041868A JP4186883A JPS59167891A JP S59167891 A JPS59167891 A JP S59167891A JP 58041868 A JP58041868 A JP 58041868A JP 4186883 A JP4186883 A JP 4186883A JP S59167891 A JPS59167891 A JP S59167891A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- address
- data
- section
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は主記憶を複数のプロセッサで共通に利用する
除に各プロセッサに設けられる緩衝記憶装置に関し、特
に登録されているデータの有効。
除に各プロセッサに設けられる緩衝記憶装置に関し、特
に登録されているデータの有効。
無効を表示するパリティティビットの制御１１．１１部
分に二係わるものである。
分に二係わるものである。
〈従来技術〉
先ず第１図を用いて従来技術を説明する。第１図に示す
ように主記憶１を、それぞれ緩衝記憶装置２ａ 、 ２
ｂ 、・・・・・２ｄをもつ複数台のプロセッサ３ａ
。
ように主記憶１を、それぞれ緩衝記憶装置２ａ 、 ２
ｂ 、・・・・・２ｄをもつ複数台のプロセッサ３ａ
。
３ｂ、・・・、３ｄが共用するシステムがある。このシ
ステムにおいて、あるプロセッサが主記憶１に対して書
き込みを行々つだ場合、他のプロセッサの緩衝記憶装置
に記憶されているデータと 主記憶１上のデータとの間
に不一致が生じる可能性があり、そのままでは誤ったデ
ータを用いて処理がｊＩｉ行する危険性がある。そこで
あるプロセッサが主記憶１へ、の書き込みを行なうと、
そのプロセッサ以外のプロセッサの緩衝記憶装置の対応
するデータをその時点で無効化し、処理に必要々データ
は書き込み後の主記憶１から再ロードして使用すＺｊと
いう手続きをとることにより、データの不一致による誤
シの発生を防ぐことができる。
ステムにおいて、あるプロセッサが主記憶１に対して書
き込みを行々つだ場合、他のプロセッサの緩衝記憶装置
に記憶されているデータと 主記憶１上のデータとの間
に不一致が生じる可能性があり、そのままでは誤ったデ
ータを用いて処理がｊＩｉ行する危険性がある。そこで
あるプロセッサが主記憶１へ、の書き込みを行なうと、
そのプロセッサ以外のプロセッサの緩衝記憶装置の対応
するデータをその時点で無効化し、処理に必要々データ
は書き込み後の主記憶１から再ロードして使用すＺｊと
いう手続きをとることにより、データの不一致による誤
シの発生を防ぐことができる。
従来このようなデータの管理は、緩衝記憶装置のティレ
フトす部に、それぞれのデータに対応してそのデータが
不動であるか無効であるかを示すインジケータビット（
バリディティビット）を設け、それをセット／リセット
することで実現しておシ、他のプロセッサのデータ書き
込み等による登録データの無効化については、次の２方
式がとられていた。
フトす部に、それぞれのデータに対応してそのデータが
不動であるか無効であるかを示すインジケータビット（
バリディティビット）を設け、それをセット／リセット
することで実現しておシ、他のプロセッサのデータ書き
込み等による登録データの無効化については、次の２方
式がとられていた。
゛第１の方式はあるプロセッサが主記憶１に書き込みを
行なうと、そのアドレス情報を他のプロセッサに通知し
、それを受けたプロセッサはそのアドレスに対応するデ
ータが自分の緩衝記憶装置に登録されているかどうかを
調べ、もし登録されている場合にはそれに対応するバリ
ディティビットをリセットすることにより、そのデータ
を無効化する方式である。この方式はプロセッサ間のイ
ンターフェースが複雑であり、それに併ってノ・−ドウ
エア量が増大するという欠点があった。
行なうと、そのアドレス情報を他のプロセッサに通知し
、それを受けたプロセッサはそのアドレスに対応するデ
ータが自分の緩衝記憶装置に登録されているかどうかを
調べ、もし登録されている場合にはそれに対応するバリ
ディティビットをリセットすることにより、そのデータ
を無効化する方式である。この方式はプロセッサ間のイ
ンターフェースが複雑であり、それに併ってノ・−ドウ
エア量が増大するという欠点があった。
第２の方式はあるプロセッサが主記憶１に対して粗き込
みを行なうと、その旨のみを他のプロセッサに通知し、
その通知を受けたプロセッサは自分の緩衝記憶装置のパ
リティティビットに、アドレスをずらしながら一つ一つ
′′０″を１き込んでいくことによって全ビットをリセ
ットし、全登録データを無効化する方式である。この方
式はプロセッサ間のインターフェースは翫１単であるが
バリディティビットのりセットに非常に時間がか７ｓ
るため、緩衝記憶装置を含むシステムの性能向上を妨げ
る一因となっていた。
みを行なうと、その旨のみを他のプロセッサに通知し、
その通知を受けたプロセッサは自分の緩衝記憶装置のパ
リティティビットに、アドレスをずらしながら一つ一つ
′′０″を１き込んでいくことによって全ビットをリセ
ットし、全登録データを無効化する方式である。この方
式はプロセッサ間のインターフェースは翫１単であるが
バリディティビットのりセットに非常に時間がか７ｓ
るため、緩衝記憶装置を含むシステムの性能向上を妨げ
る一因となっていた。
〈発明の目的〉
この発明の目的は緩衝記憶装置上に登録されているデー
タの無効化を少量のノ・−ドウエアの追加で高速化する
ことにより、プロセッサ間のインターフェースが比較的
簡単で、かつシステムの性能を向上させることを可能と
する、より効率のよ・、” ！、ｘ衝記憶装置を提供す
ることにある。
タの無効化を少量のノ・−ドウエアの追加で高速化する
ことにより、プロセッサ間のインターフェースが比較的
簡単で、かつシステムの性能を向上させることを可能と
する、より効率のよ・、” ！、ｘ衝記憶装置を提供す
ることにある。
〈発明の概要〉
この発明によれば格納しているデータの有効。
無効を管理するための複数ビットのカウンタと、そのカ
ウンタの出力が既定値に達した事を検出し、それに対応
する処理を制御する管理回路と、アドレス情報を一時記
憶するだめのアドレス記憶手段と、上記アドレス情報の
一部である第１の部分により指定される格納位置に、上
記アドレス記憶手段のアドレス情報の一部である第２の
部分と、上記カウンタからのパリディティビット情報を
格納するディレクトリ手段と、上記アドレス記憶手段か
らのアドレス情報の第２の部分及び上記カウンタの出力
を結合した情報と、上記ディレクトリ手段の出力とを比
較する比較手段とから構成される。
ウンタの出力が既定値に達した事を検出し、それに対応
する処理を制御する管理回路と、アドレス情報を一時記
憶するだめのアドレス記憶手段と、上記アドレス情報の
一部である第１の部分により指定される格納位置に、上
記アドレス記憶手段のアドレス情報の一部である第２の
部分と、上記カウンタからのパリディティビット情報を
格納するディレクトリ手段と、上記アドレス記憶手段か
らのアドレス情報の第２の部分及び上記カウンタの出力
を結合した情報と、上記ディレクトリ手段の出力とを比
較する比較手段とから構成される。
〈実施例〉
次に第２図以下の図面を参照してこの発明について詳細
に説明する。
に説明する。
構成
第２図はこの発明のセットアノンアティブ方式による２
レベル構成の緩衝記憶装置の実施例を示す。ｉｌ及び第
２のディレクトリ記憶部５ａ 、 ５ｂ、第１及び第２
のデータ記憶部７ａ 、 ７Ｊそれらに与エルアドレス
を保持するアドレスレジスタ４、データを保持するデー
タレジスタ５．２ビツトのカウンタ８、カウンタ８の値
を登録する２ビントカら構成される第１及び第２レベル
のパリティライピント部９ａ 、 ９ｂ、、 カウンタ
の値がオーバーフローした時にそれを検出し、全パリテ
ィティビットをリセットする動作を起動、管理する％理
回路部１０、アドレスレジスタ４の情報の上位部４ｕと
カウンタ８からの情報の組と、ディレクトリ記憶部ｆｉ
ａ 、 ５ｂから読み出されたアドレスとパリティティ
ビット部９ａ 、 ９ｂから読み出された情報の組とを
、セ°れぞれ同時に比較する比較器１１ａ 、 ｌｌｂ
、、データ記憶部７ａ 、 ７ｂからの出力のうち一つ
を逝択する切り替え回路１２、比較器１１ａ 、 ｌｌ
ｂからの情報によって切り替え回路１２への選択信号を
作成する追択信号作成回路１３とから構成されている。
レベル構成の緩衝記憶装置の実施例を示す。ｉｌ及び第
２のディレクトリ記憶部５ａ 、 ５ｂ、第１及び第２
のデータ記憶部７ａ 、 ７Ｊそれらに与エルアドレス
を保持するアドレスレジスタ４、データを保持するデー
タレジスタ５．２ビツトのカウンタ８、カウンタ８の値
を登録する２ビントカら構成される第１及び第２レベル
のパリティライピント部９ａ 、 ９ｂ、、 カウンタ
の値がオーバーフローした時にそれを検出し、全パリテ
ィティビットをリセットする動作を起動、管理する％理
回路部１０、アドレスレジスタ４の情報の上位部４ｕと
カウンタ８からの情報の組と、ディレクトリ記憶部ｆｉ
ａ 、 ５ｂから読み出されたアドレスとパリティティ
ビット部９ａ 、 ９ｂから読み出された情報の組とを
、セ°れぞれ同時に比較する比較器１１ａ 、 ｌｌｂ
、、データ記憶部７ａ 、 ７ｂからの出力のうち一つ
を逝択する切り替え回路１２、比較器１１ａ 、 ｌｌ
ｂからの情報によって切り替え回路１２への選択信号を
作成する追択信号作成回路１３とから構成されている。
動作
次にこの実施例の動作を詳細に説明する。
イニシャライズを終えた初期状態において：′ｉ、パリ
ティティピット部９ａ 、 ９ｂｕすべてリセットされ
てお、ｂ ” ｏ ｏ ”であシ、カウンタ８について
はクリアした後＋１して” ０１ ”の状態にしておく
。プロセソサがメモリアクセスを行なう場合には、アド
レスレジスタ４にあるアドレス情報の下位部４ｔによつ
Ｊディレクトリ記憶部５ａ 、 ６ｂ、、及びパリティ
ティビット部９ａ 、 ９ｂの番地指定を行々い、その
内容を読み出し、アドレス情報の上位部４ｕ及びカウン
タ８の情報と比較器１１．ａ 、 ｌｌｂで同時に比較
する。この比較の結果は切替え信号発生器１３に伝えら
れ、比較器１１ａ 、 ｌｌｂのいずれかで一致か検出
された場合、すなわち必要なデータが登録されている場
合には、切り替え回路１２を通じてテーク記憶部７ａ
、 ７ｂのいずれかに登録されている目的のデータを読
み出す。
ティティピット部９ａ 、 ９ｂｕすべてリセットされ
てお、ｂ ” ｏ ｏ ”であシ、カウンタ８について
はクリアした後＋１して” ０１ ”の状態にしておく
。プロセソサがメモリアクセスを行なう場合には、アド
レスレジスタ４にあるアドレス情報の下位部４ｔによつ
Ｊディレクトリ記憶部５ａ 、 ６ｂ、、及びパリティ
ティビット部９ａ 、 ９ｂの番地指定を行々い、その
内容を読み出し、アドレス情報の上位部４ｕ及びカウン
タ８の情報と比較器１１．ａ 、 ｌｌｂで同時に比較
する。この比較の結果は切替え信号発生器１３に伝えら
れ、比較器１１ａ 、 ｌｌｂのいずれかで一致か検出
された場合、すなわち必要なデータが登録されている場
合には、切り替え回路１２を通じてテーク記憶部７ａ
、 ７ｂのいずれかに登録されている目的のデータを読
み出す。
逆に比較器１１ａ 、 ＩＴｏいずれからも一致が検出
されない場合、すなわち必要なデータが登録されていな
い場合は、主記憶からそのテークを読み出し、次の登録
手順で緩衝記憶装置に登録する。アドレスレジスタ４に
格納されたアドレス情報の上位部４ｕと、同アドレス情
報下位部４ｔで指定するディレクトリ記憶部６ａ（又は
６ｂ）に、又データレジスタ５に一時的に格納されてい
るデータをデータ記憶部７ａ（又は７ｂ）の対応する位
置にそれぞれ登録すると共に、カウンタ８の情報をパリ
ティティビット部９ａ（又は９ｂ）の対応する位置に登
録する。
されない場合、すなわち必要なデータが登録されていな
い場合は、主記憶からそのテークを読み出し、次の登録
手順で緩衝記憶装置に登録する。アドレスレジスタ４に
格納されたアドレス情報の上位部４ｕと、同アドレス情
報下位部４ｔで指定するディレクトリ記憶部６ａ（又は
６ｂ）に、又データレジスタ５に一時的に格納されてい
るデータをデータ記憶部７ａ（又は７ｂ）の対応する位
置にそれぞれ登録すると共に、カウンタ８の情報をパリ
ティティビット部９ａ（又は９ｂ）の対応する位置に登
録する。
次に登録テークの無効化について第３図を用いて説明す
る。第３図Ａは対応するテークｄ、が第１デイレクｌ−
’Ｊ記俤部６ａのａ２番地に登録されており、そのデー
タｄｌに対応するパリディティピット部りａ内のパリテ
ィティピントの値” ０１ ”とカウンタ８の値“’
０１ ”との一致が検出されている場合である・。
る。第３図Ａは対応するテークｄ、が第１デイレクｌ−
’Ｊ記俤部６ａのａ２番地に登録されており、そのデー
タｄｌに対応するパリディティピット部りａ内のパリテ
ィティピントの値” ０１ ”とカウンタ８の値“’
０１ ”との一致が検出されている場合である・。
ここであるプロセッサが主記憶に対し、岩き込みを行な
うと、その旨を他のプロセッサに通ケ：１し、それを受
けた他のプロセッサは自分のカウンタ８をインクリメン
トする（第３図Ｂ ）。それにより今まで登録してい／
こテークｄｌＫ７＝Ｊするバリディティビットの値゛′
０１″′とカウンタの値”１０”が異なってしまうため
、再び同じ番地ａ２を読み出そうとしてアドレスレジス
タ４に同じアドレスａｌ ａ２を与えても比較器１１ａ
において一致が検出されなくなシ、登録データの無効化
が実現される。千なわｔ。
うと、その旨を他のプロセッサに通ケ：１し、それを受
けた他のプロセッサは自分のカウンタ８をインクリメン
トする（第３図Ｂ ）。それにより今まで登録してい／
こテークｄｌＫ７＝Ｊするバリディティビットの値゛′
０１″′とカウンタの値”１０”が異なってしまうため
、再び同じ番地ａ２を読み出そうとしてアドレスレジス
タ４に同じアドレスａｌ ａ２を与えても比較器１１ａ
において一致が検出されなくなシ、登録データの無効化
が実現される。千なわｔ。
複数ビットからなるバリディティビットとカウンタ８の
ビットパターンとの比較によってデータの有効、無効を
判定するわけである。カウンタ８がオーバーフローした
場合は、それから発生するすべてのビットパターンを使
用し尽したことを意味してお９、この時点で全バリディ
ティピットを” ｏ ｏ ”にリセットする。もしそれ
を実行せず、その″！、マ同じ手順でカウンタ８を使用
していると、その出力がすでに一度使用して無効になっ
たバリディティビットのビットパターンと同じになり、
そのデータが有効なテークとして誤用される危険性があ
る。
ビットパターンとの比較によってデータの有効、無効を
判定するわけである。カウンタ８がオーバーフローした
場合は、それから発生するすべてのビットパターンを使
用し尽したことを意味してお９、この時点で全バリディ
ティピットを” ｏ ｏ ”にリセットする。もしそれ
を実行せず、その″！、マ同じ手順でカウンタ８を使用
していると、その出力がすでに一度使用して無効になっ
たバリディティビットのビットパターンと同じになり、
そのデータが有効なテークとして誤用される危険性があ
る。
〈効 果〉
第４図Ａ及びＢはそれぞれ従来及びこの実施例における
緩衝記憶装置の動作状況を示すもので、横方向に時間軸
をとっておシ、実線部が通常処理を示し、点線及び実線
の切れ目が、時刻ａ１〜ａ４＋及びｂ１〜ｂ４において
他プロセツサからのメモリ省き込み通知を受けて、デー
タの無効化処理を行なう状況を示している。図中Ｔ及び
ｔはそれぞれ全バリディティビットを１つ１つリセット
していく時間及びカウンタ８の値をインクリメントする
のに要する時間であり、従来の方式では無効化の度に、
時間Ｔを要したのに対し、この実施例では３回に１回は
時間Ｔ必要であるものの他の２回は面間ｔ（ｔ＜＜Ｔ）
で同等の処理を完了させることができる。従って第４図
の例においてデータ無効化に要する時間は、従来方式で
は４Ｔであるのに対し、この実施例では３ｔ ＋Ｔであ
］、ｔ＜＜Ｔであるだめ装置の性能を著しく向上させる
という効果がある。
緩衝記憶装置の動作状況を示すもので、横方向に時間軸
をとっておシ、実線部が通常処理を示し、点線及び実線
の切れ目が、時刻ａ１〜ａ４＋及びｂ１〜ｂ４において
他プロセツサからのメモリ省き込み通知を受けて、デー
タの無効化処理を行なう状況を示している。図中Ｔ及び
ｔはそれぞれ全バリディティビットを１つ１つリセット
していく時間及びカウンタ８の値をインクリメントする
のに要する時間であり、従来の方式では無効化の度に、
時間Ｔを要したのに対し、この実施例では３回に１回は
時間Ｔ必要であるものの他の２回は面間ｔ（ｔ＜＜Ｔ）
で同等の処理を完了させることができる。従って第４図
の例においてデータ無効化に要する時間は、従来方式で
は４Ｔであるのに対し、この実施例では３ｔ ＋Ｔであ
］、ｔ＜＜Ｔであるだめ装置の性能を著しく向上させる
という効果がある。
この発明は以上説明したように、データの無効化に際し
、２ｎ−１回（ｎはバリテイティビ：’ トのビット数
）に１回全バリディティビットのり・／ ７を行なうだ
けで、あとはカウンタのインクリメントを行な、ってビ
ットパターンの切り換えを行なう時間のみで全登録デー
タを無効化することを山姥としてお９、少量のハードウ
ェアの追加で緩衝記憶装置の性能を向上させることがで
きるという効果がある。
、２ｎ−１回（ｎはバリテイティビ：’ トのビット数
）に１回全バリディティビットのり・／ ７を行なうだ
けで、あとはカウンタのインクリメントを行な、ってビ
ットパターンの切り換えを行なう時間のみで全登録デー
タを無効化することを山姥としてお９、少量のハードウ
ェアの追加で緩衝記憶装置の性能を向上させることがで
きるという効果がある。
第１図は各々に緩衝記憶装置をもつ複数台のブロセツザ
が上記１息を共用するシステムを示すブロック図、第２
図はこの発明の一実施例を示すブロック図、第３図はデ
ータの無効化を説明するだめの図、第４図は一実施例の
効果を説明するだめの因である。 ４・・アドレスレジスフ、５・・データレジスタ、６・
ディレクトリ記憶部、７・・・データ記憶部、８・カウ
ンタ、９・・バリディティビット部、１０・・・管理回
路部、ｌｌａ 、 Ｌｌｂ ・比較器、１２・・・切
り替え回路、１３・・切り替え信号発生回路。 喘許出願人 日本電気株式会社 代理人 草野 卓 オ １ 図 第３ 図 井 ４ 図
が上記１息を共用するシステムを示すブロック図、第２
図はこの発明の一実施例を示すブロック図、第３図はデ
ータの無効化を説明するだめの図、第４図は一実施例の
効果を説明するだめの因である。 ４・・アドレスレジスフ、５・・データレジスタ、６・
ディレクトリ記憶部、７・・・データ記憶部、８・カウ
ンタ、９・・バリディティビット部、１０・・・管理回
路部、ｌｌａ 、 Ｌｌｂ ・比較器、１２・・・切
り替え回路、１３・・切り替え信号発生回路。 喘許出願人 日本電気株式会社 代理人 草野 卓 オ １ 図 第３ 図 井 ４ 図
Claims (1)
- 格納しているデータの有効無効を管理するための複数ビ
ットのカウンタと、そのカウンタの出力が既定値に達し
た事を検出し、それに対応する処理を制御する管理回路
部と、アドレス情報を一時記憶するためのアドレス記憶
手段と、上記アドレス情報の一部である第１の部分によ
シ指定される格納位置に、上記アドレス記憶手段のアド
レス情報の一部である第２の部分及び上記カウンタから
のバリディティビット情報を格納するディレクトリ手段
と、上記アドレス記憶手段からのアドレス情報の第２の
部分及び上記カウンタの出力の結合情報と上記ディレク
トリ手段の出力とを比較する手段とを備えている緩衝記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041868A JPS59167891A (ja) | 1983-03-14 | 1983-03-14 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041868A JPS59167891A (ja) | 1983-03-14 | 1983-03-14 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167891A true JPS59167891A (ja) | 1984-09-21 |
Family
ID=12620233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041868A Pending JPS59167891A (ja) | 1983-03-14 | 1983-03-14 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167891A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473433A (en) * | 1987-09-16 | 1989-03-17 | Fujitsu Ltd | Cache memory control system |
| JPH05204755A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | メモリ回路 |
| KR100380161B1 (ko) * | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 고속 동작용 어드레스 카운터 및 그 카운팅 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644180A (en) * | 1979-09-17 | 1981-04-23 | Nec Corp | Information retrieval device |
| JPS56156980A (en) * | 1980-05-01 | 1981-12-03 | Nec Corp | Data processor |
-
1983
- 1983-03-14 JP JP58041868A patent/JPS59167891A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644180A (en) * | 1979-09-17 | 1981-04-23 | Nec Corp | Information retrieval device |
| JPS56156980A (en) * | 1980-05-01 | 1981-12-03 | Nec Corp | Data processor |
Cited By (3)
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|---|---|---|---|---|
| JPS6473433A (en) * | 1987-09-16 | 1989-03-17 | Fujitsu Ltd | Cache memory control system |
| JPH05204755A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | メモリ回路 |
| KR100380161B1 (ko) * | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 고속 동작용 어드레스 카운터 및 그 카운팅 방법 |
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