JPS6037932B2 - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPS6037932B2 JPS6037932B2 JP55103075A JP10307580A JPS6037932B2 JP S6037932 B2 JPS6037932 B2 JP S6037932B2 JP 55103075 A JP55103075 A JP 55103075A JP 10307580 A JP10307580 A JP 10307580A JP S6037932 B2 JPS6037932 B2 JP S6037932B2
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- JP
- Japan
- Prior art keywords
- memory
- data
- cache
- cache memory
- boat
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に於けるキャッシュメモリの制
御方式に関する。
御方式に関する。
従来のキャッシュメモリは中央処理装置と主記憶装置と
の間に設けられ、中央処理装置からのメモＩＪ要求を高
速に処理するために使用される。
の間に設けられ、中央処理装置からのメモＩＪ要求を高
速に処理するために使用される。
そして、メモリ要求されたデータがキャッシュメモ川こ
存在する確率、いわゆるヒット率を上げるためにブロッ
ク転送を行なう方式が探られていた。又、主記憶装置に
対して上記中央処理装置以外の他の処理装置がメモリ要
求を出す場合には、そのメモリ要求もキャッシュメモリ
と主記憶装置とのデータの一致性を保証するためにキャ
ッシュメモリを索引しなければならないから、キャッシ
ュメモリは中央処理装置と他の処理装置とからのメモＩ
Ｊ要求に対して優先度を決めて処理することになる。し
かしながら、上記キャッシュメモリの制御方式によれば
、中央処理装置以外の他の処理装置からのメモリ要求に
ついては、一度メモリ要求されたデータは二度と使用し
ない。
存在する確率、いわゆるヒット率を上げるためにブロッ
ク転送を行なう方式が探られていた。又、主記憶装置に
対して上記中央処理装置以外の他の処理装置がメモリ要
求を出す場合には、そのメモリ要求もキャッシュメモリ
と主記憶装置とのデータの一致性を保証するためにキャ
ッシュメモリを索引しなければならないから、キャッシ
ュメモリは中央処理装置と他の処理装置とからのメモＩ
Ｊ要求に対して優先度を決めて処理することになる。し
かしながら、上記キャッシュメモリの制御方式によれば
、中央処理装置以外の他の処理装置からのメモリ要求に
ついては、一度メモリ要求されたデータは二度と使用し
ない。
又、次のメモリ要求のメモリ番地が過去のメモリ要求の
メモリ番地と関連がないようにした場合には、そのメモ
リ要求により主記憶装置からキャッシュメモリへフロッ
ク転送を行なうことはブロック転送のデータが使用され
ないばかりではなく、このデータのためにキャッシュメ
モリよりデータが追い出されて逆にヒット率を下げてし
まうことになる。したがって、ヒット率の低下を防ぐべ
く、キャッシュメモＩＪに於いて、メモリ要求の性格を
判断し、ブロック転送を行なうか否かを決定しなければ
ならないが、キャッシュメモリで処理するメモリ要求が
優先度の決められた１つのメモリ要求しか扱えないよう
にキャッシュメモ川こおいては、メモリ要求の形式の上
で上記ブロック転送を行なうか否かを判断するビットを
設けなければならない。しかし、このようなメモリ要求
の形式は、キャッシュメモＩＪの存在するデータ処理装
置全体の処理動作に影響を与えるばかりでなく、ソフト
ウェアが複雑になるという欠点があった。本発明の目的
は、複数個のメモリ要求元に対し各々１つのボートを割
り当て、これ等各々のボートのメモリ要求の優先度を決
定し、選択回路で選択されたボートによりブロック転送
を行なうか否かを判断することによって、上記欠点を除
去し、簡単な構成でヒット率を向上させることのできる
経済性の高いデータ処理装置におけるキャッシュメモリ
制御方式を提供することにある。
メモリ番地と関連がないようにした場合には、そのメモ
リ要求により主記憶装置からキャッシュメモリへフロッ
ク転送を行なうことはブロック転送のデータが使用され
ないばかりではなく、このデータのためにキャッシュメ
モリよりデータが追い出されて逆にヒット率を下げてし
まうことになる。したがって、ヒット率の低下を防ぐべ
く、キャッシュメモＩＪに於いて、メモリ要求の性格を
判断し、ブロック転送を行なうか否かを決定しなければ
ならないが、キャッシュメモリで処理するメモリ要求が
優先度の決められた１つのメモリ要求しか扱えないよう
にキャッシュメモ川こおいては、メモリ要求の形式の上
で上記ブロック転送を行なうか否かを判断するビットを
設けなければならない。しかし、このようなメモリ要求
の形式は、キャッシュメモＩＪの存在するデータ処理装
置全体の処理動作に影響を与えるばかりでなく、ソフト
ウェアが複雑になるという欠点があった。本発明の目的
は、複数個のメモリ要求元に対し各々１つのボートを割
り当て、これ等各々のボートのメモリ要求の優先度を決
定し、選択回路で選択されたボートによりブロック転送
を行なうか否かを判断することによって、上記欠点を除
去し、簡単な構成でヒット率を向上させることのできる
経済性の高いデータ処理装置におけるキャッシュメモリ
制御方式を提供することにある。
本発明によれば、主記憶装置に対するメモリ要求がキャ
ッシュメモリを索引するもキャッシュメモリにデータが
存在しない場合に、該主記憶装置から複数語のブロック
単位でデータをキャッシュメモ川こ転送するデータ処理
装置のキャッシュメモリ制御方式において、前記ブロッ
ク転送を行なうメモリ要求を受けとる少なくとも１つの
第１のボートと、前記ブロック転送を行なう必要のない
メモリ要求を受けとる少なくとも１つの第２のボートと
、これ等第１および第２のボートからのメモリ要求の優
先度を決定し、１つのメモリ要求を選択する選択回路と
を有することを特徴とするキャッシュメモリ制御方式が
得られる。
ッシュメモリを索引するもキャッシュメモリにデータが
存在しない場合に、該主記憶装置から複数語のブロック
単位でデータをキャッシュメモ川こ転送するデータ処理
装置のキャッシュメモリ制御方式において、前記ブロッ
ク転送を行なうメモリ要求を受けとる少なくとも１つの
第１のボートと、前記ブロック転送を行なう必要のない
メモリ要求を受けとる少なくとも１つの第２のボートと
、これ等第１および第２のボートからのメモリ要求の優
先度を決定し、１つのメモリ要求を選択する選択回路と
を有することを特徴とするキャッシュメモリ制御方式が
得られる。
次に、本発明のキャッシュメモリ制御方式について実施
例を挙げ、図面を参照して詳細に説明する。
例を挙げ、図面を参照して詳細に説明する。
第１図は本発明を適用するデータ処理装置の構成をブロ
ック図により示したものである。
ック図により示したものである。
この装置は大別すると、中央処理装置１、キャッシュメ
モリ９、主記憶装置１１及び中央処理装置１以外の他処
理装置４とによって構成される。又、キャッシュメモリ
９は中央処理装置１が接続されるＡボート３と、他処理
装置４が接続されるＢボート６とを含み、これ等を介し
てのメモリ要求を選択回路７で選択してキャッシュメモ
リ部８をアクセスするようになっている。そして、この
メモリ要求は、キャッシュメモリ部８にデータが存在し
ない場合には主記憶装置１１をアクセスする。ところで
、中央処理装置１は主記憶装置１１に存在するプログラ
ムを使用し、主記憶装置１１以外の記憶装置間のデータ
転送を行なわせる制御語を主記憶装置１１内に作成する
。池処理装置４がこの制御語を読んで、主記憶装置１１
以外の記憶装置間のデータ転送を制御する制御処理装置
として動作する場合には、他処理装置４からの、すなわ
ちＢボート６からのメモリ要求はメモリ要求されたメモ
リ語に対して再度メモリ要求されたり、メモリ要求され
たメモリ藷を含む複数語のブロックに対して再度メモリ
要求されるようなことはない。これにより、キャッシュ
メモリ部８内にメモＩＪ要求されたデータが存在しない
場合でも、主記憶装置１１からキャッシュメモリ部８に
対するブロック転送を禁止しなければ、中央処理装置１
からの、すなわちＡボート３からのメモリ要求に対する
キャッシュメモリのヒット率を低下してしまう。このよ
うなヒット率の低下を防ぐために、キャッシュメモリ９
にはブロック転送を行なうメモリ要求を受けとるＡボー
ト３とブロック転送を行なわないメモリ要求を受けとる
Ｂボート６とを備え、Ａボート３とＢボート６のメモリ
要求を選択回路７で選択してキャッシュメモリ部８をア
クセスする機能が設けられている。第２図は、第１図に
おけるキャッシュメモリ９の具体的な構成をブロック図
により示したものである。
モリ９、主記憶装置１１及び中央処理装置１以外の他処
理装置４とによって構成される。又、キャッシュメモリ
９は中央処理装置１が接続されるＡボート３と、他処理
装置４が接続されるＢボート６とを含み、これ等を介し
てのメモリ要求を選択回路７で選択してキャッシュメモ
リ部８をアクセスするようになっている。そして、この
メモリ要求は、キャッシュメモリ部８にデータが存在し
ない場合には主記憶装置１１をアクセスする。ところで
、中央処理装置１は主記憶装置１１に存在するプログラ
ムを使用し、主記憶装置１１以外の記憶装置間のデータ
転送を行なわせる制御語を主記憶装置１１内に作成する
。池処理装置４がこの制御語を読んで、主記憶装置１１
以外の記憶装置間のデータ転送を制御する制御処理装置
として動作する場合には、他処理装置４からの、すなわ
ちＢボート６からのメモリ要求はメモリ要求されたメモ
リ語に対して再度メモリ要求されたり、メモリ要求され
たメモリ藷を含む複数語のブロックに対して再度メモリ
要求されるようなことはない。これにより、キャッシュ
メモリ部８内にメモＩＪ要求されたデータが存在しない
場合でも、主記憶装置１１からキャッシュメモリ部８に
対するブロック転送を禁止しなければ、中央処理装置１
からの、すなわちＡボート３からのメモリ要求に対する
キャッシュメモリのヒット率を低下してしまう。このよ
うなヒット率の低下を防ぐために、キャッシュメモリ９
にはブロック転送を行なうメモリ要求を受けとるＡボー
ト３とブロック転送を行なわないメモリ要求を受けとる
Ｂボート６とを備え、Ａボート３とＢボート６のメモリ
要求を選択回路７で選択してキャッシュメモリ部８をア
クセスする機能が設けられている。第２図は、第１図に
おけるキャッシュメモリ９の具体的な構成をブロック図
により示したものである。
この図に見られるように、ＡボートをＡボートメモリ要
求ＦＦ（フリップフロップ）２１とＡボートアドレスレ
ジスタ２２とＡボートデータレジスタ２３とで構成し、
ＢボートをＢボートメモリ要求ＦＦ２４とＢボートアド
レスレジスタ２５とＢボートデータレジスタ２６とで構
成し、ＡボートおよびＢボートからのメモリ要求を優先
度決定回路３１とアドレス選択セレクタ３２とで構成さ
れる選択回路により選択してキャッシュメモリをアクセ
スするメモリ要求を決定する。Ａポ−トメモリ要求ＦＦ
２１はＡボートのメモリ要求が有効な場合、論理値“１
”となり、Ｂボートメモリ要求ＦＦ２４はＢボートのメ
モリ要求が有効な場合、論理値“１”となる。この２つ
のフリツプフロップの論理値から、優先度決定回路３１
では最初に論理値が“１”となったボートに、又は同時
であればＢボートに優先度を与えることによって、優先
度がＢボートに与えられた場合には優先度出力４８を論
理値“１”とする。この優先度出力４８が論理値“０”
であれば、キャッシュメモリにデータが存在しない場合
に主記憶装置１１からキャッシュメモ川こ対するブロッ
ク転送を行なうことの指示とセレクタ３２に作用してＡ
ボートアドレスレジスタ２２を選択することの指示がで
る。又、優先度出力４８が論理値“１”であれば、上記
ブロック転送を行なわないことの指示のセレクタ３２に
作用してＢボートアドレスレジスタ２５を選択すること
の指示がでる。次に、優先度出力４８が論理値“０”の
場合で、セレクタ３２においてＡボートアドレスレジス
タ２２がメモリ要求のアドレスとして選択された場合に
ついて、４レベル構成でセットアソシアティブ方式のキ
ャッシュメモリをアクセスする動作を説明する。
求ＦＦ（フリップフロップ）２１とＡボートアドレスレ
ジスタ２２とＡボートデータレジスタ２３とで構成し、
ＢボートをＢボートメモリ要求ＦＦ２４とＢボートアド
レスレジスタ２５とＢボートデータレジスタ２６とで構
成し、ＡボートおよびＢボートからのメモリ要求を優先
度決定回路３１とアドレス選択セレクタ３２とで構成さ
れる選択回路により選択してキャッシュメモリをアクセ
スするメモリ要求を決定する。Ａポ−トメモリ要求ＦＦ
２１はＡボートのメモリ要求が有効な場合、論理値“１
”となり、Ｂボートメモリ要求ＦＦ２４はＢボートのメ
モリ要求が有効な場合、論理値“１”となる。この２つ
のフリツプフロップの論理値から、優先度決定回路３１
では最初に論理値が“１”となったボートに、又は同時
であればＢボートに優先度を与えることによって、優先
度がＢボートに与えられた場合には優先度出力４８を論
理値“１”とする。この優先度出力４８が論理値“０”
であれば、キャッシュメモリにデータが存在しない場合
に主記憶装置１１からキャッシュメモ川こ対するブロッ
ク転送を行なうことの指示とセレクタ３２に作用してＡ
ボートアドレスレジスタ２２を選択することの指示がで
る。又、優先度出力４８が論理値“１”であれば、上記
ブロック転送を行なわないことの指示のセレクタ３２に
作用してＢボートアドレスレジスタ２５を選択すること
の指示がでる。次に、優先度出力４８が論理値“０”の
場合で、セレクタ３２においてＡボートアドレスレジス
タ２２がメモリ要求のアドレスとして選択された場合に
ついて、４レベル構成でセットアソシアティブ方式のキ
ャッシュメモリをアクセスする動作を説明する。
メモリ要求のアドレスはセレクタ３２の出力として上位
アドレス３３と下位アドレス３４とから構成される。下
位アドレス３４はキャッシュメモ川こ存在するデータの
メモリアドレスを記憶しているキャッシュディレクトリ
３６及．びキャッシュメモリに存在するデータを記憶し
ているキャッシュストレージ４０をアドレスする。又、
上位アドレス３３はキャッシュディレクトリ３６の出力
と比較回路３７に於いて比較され、一致するレベルがあ
ればヒット信号３８を論理値“１”にし、又、一致した
レベルをヒットレベル信号３９に出力する。ヒットレベ
ル信号３９はセレクタ４１に作用して、キャッシュスト
レージ４０の出力のうちからメモリ要求されたデータを
キャッシュデータ４２として出力させる。又、ヒット信
号３８はセレクタ４３に作用して、キャッシュデータ４
２をメモリデータ４５として出力させる。このメモリデ
ータ４５はＡボートデータレジスタ２３に格納された後
に中央処理装置１に送出される。しかし、ヒット信号３
８が論理値“０”であれば、メモリ要求されたデータが
キャッシュメモリに存在しないことであり、このメモリ
要求は主記憶装置１１をアクセスすることになる。
アドレス３３と下位アドレス３４とから構成される。下
位アドレス３４はキャッシュメモ川こ存在するデータの
メモリアドレスを記憶しているキャッシュディレクトリ
３６及．びキャッシュメモリに存在するデータを記憶し
ているキャッシュストレージ４０をアドレスする。又、
上位アドレス３３はキャッシュディレクトリ３６の出力
と比較回路３７に於いて比較され、一致するレベルがあ
ればヒット信号３８を論理値“１”にし、又、一致した
レベルをヒットレベル信号３９に出力する。ヒットレベ
ル信号３９はセレクタ４１に作用して、キャッシュスト
レージ４０の出力のうちからメモリ要求されたデータを
キャッシュデータ４２として出力させる。又、ヒット信
号３８はセレクタ４３に作用して、キャッシュデータ４
２をメモリデータ４５として出力させる。このメモリデ
ータ４５はＡボートデータレジスタ２３に格納された後
に中央処理装置１に送出される。しかし、ヒット信号３
８が論理値“０”であれば、メモリ要求されたデータが
キャッシュメモリに存在しないことであり、このメモリ
要求は主記憶装置１１をアクセスすることになる。
すなわち、上位アドレス３３及び下位アドレス３４は主
記憶アドレスレジスタ３５に格納された後に主記憶装置
１１をアクセスする。読み出された主記憶データ４４は
ヒット信号３８が論理値“０”のためにセレクタ４３か
らメモリデータ４５として出力され、Ａボートデータレ
ジスタ２３に格納された後に中央処理装置１に送出され
る。又、主記憶データ４４は優先度出力４８が論理値“
０”のために、キャッシュストレージ４０へのブロック
転送データとしても使用される。このブロック転送を行
なわせるためには、キャッシュメモリの１ブロックは、
通常、４メモリ語以上の構成となっている。中央処理装
置１はメモリ要求したメモリ語の外に、１ブロック全て
のデータを読み込み、又、キャッシュストレージ４０に
１ブロックのデータを、キャッシュディレクトリ３６に
そのブロックのアドレスを書き込む必要があり、ブロッ
ク転送を行なわない場合に比較して、通常、キャッシュ
メモリの専有時間および主記憶装置１１へのアクセスタ
イムが長くなる。中央処理装置１からのメモリ要求は、
ブロック転送によりキャッシュメモリへ格納されたデー
タを次に使用する確率が高いため、そのブロック転送を
行なうことによってキャッシュメモリをアクセスするだ
けで済むから、主記憶装置１１までのアクセス回数を少
なくすることができ、したがってメモリ要求からデータ
を得るまでのアクセスタイムは平均的に短か〈なる。
記憶アドレスレジスタ３５に格納された後に主記憶装置
１１をアクセスする。読み出された主記憶データ４４は
ヒット信号３８が論理値“０”のためにセレクタ４３か
らメモリデータ４５として出力され、Ａボートデータレ
ジスタ２３に格納された後に中央処理装置１に送出され
る。又、主記憶データ４４は優先度出力４８が論理値“
０”のために、キャッシュストレージ４０へのブロック
転送データとしても使用される。このブロック転送を行
なわせるためには、キャッシュメモリの１ブロックは、
通常、４メモリ語以上の構成となっている。中央処理装
置１はメモリ要求したメモリ語の外に、１ブロック全て
のデータを読み込み、又、キャッシュストレージ４０に
１ブロックのデータを、キャッシュディレクトリ３６に
そのブロックのアドレスを書き込む必要があり、ブロッ
ク転送を行なわない場合に比較して、通常、キャッシュ
メモリの専有時間および主記憶装置１１へのアクセスタ
イムが長くなる。中央処理装置１からのメモリ要求は、
ブロック転送によりキャッシュメモリへ格納されたデー
タを次に使用する確率が高いため、そのブロック転送を
行なうことによってキャッシュメモリをアクセスするだ
けで済むから、主記憶装置１１までのアクセス回数を少
なくすることができ、したがってメモリ要求からデータ
を得るまでのアクセスタイムは平均的に短か〈なる。
しかし、中央処理装置１以外の他処理装置４からのメモ
リ要求は、ブロック転送によりキャッシュメモリへ格納
されたデータを次に使用する確率はほとんど無いから、
上述したようなキャッシュメモリの専有時間が長くなる
こと及び主記憶装置１１へのアクセスタイムが長くなる
ことはそのまま欠点となる。又、このブロック転送によ
って過去にキャッシュメモリにブロック転送されて格納
されたデータが追い出されるために、中央処理装置１か
らのキャッシュメモリのヒット率は低下してしまう。従
って、このような影響を及ぼすブロック転送は禁止しな
ければならない。中央処理装置１以外の他処理装置４か
らのメモリ要求がキャッシュメモリをアクセスする場合
は、優先度出力４８が論理値“１”の場合であり、ブロ
ック転送を行なわないことの指示となってブロック転送
は禁止される。
リ要求は、ブロック転送によりキャッシュメモリへ格納
されたデータを次に使用する確率はほとんど無いから、
上述したようなキャッシュメモリの専有時間が長くなる
こと及び主記憶装置１１へのアクセスタイムが長くなる
ことはそのまま欠点となる。又、このブロック転送によ
って過去にキャッシュメモリにブロック転送されて格納
されたデータが追い出されるために、中央処理装置１か
らのキャッシュメモリのヒット率は低下してしまう。従
って、このような影響を及ぼすブロック転送は禁止しな
ければならない。中央処理装置１以外の他処理装置４か
らのメモリ要求がキャッシュメモリをアクセスする場合
は、優先度出力４８が論理値“１”の場合であり、ブロ
ック転送を行なわないことの指示となってブロック転送
は禁止される。
すなわち、他処理装置４が必要なデータを主記憶装置１
１から読み出すだけであるから、キャッシュメモリの専
有時間は短かく、かつ主記憶装置１１からのアクセスタ
イムも短か〈て済む。又、中央処理装置１からのキャッ
シュメモリへのヒット率にも影響を与えない。勿論、キ
ャッシュメモＩＪ‘こヒットした場合、これが読み出し
要求であればキャッシュメモリからデータを読み出し、
書き込み要求であればキャッシュメモリにもデータを書
き込むことについては、ブロック転送を行なう場合と同
じである。本発明は、以上の説明により明らかなように
、ブロック転送を行なうメモリ要求を受けとるボートと
、ブロック転送を行なう必要のないメモリ要求を受けと
るボートと、これ等のボートからのメモリ要求の優先度
を決定し１つのメモリ要求を選扮する選択回路とによっ
て、ブロック転送を行なうか否かの判断を行なわせ、こ
れによって処理機能を複雑にすることなくヒット率の低
下を防ぎ、延し、てはデータ処理の効率を向上すべく大
きな効果が得られる。
１から読み出すだけであるから、キャッシュメモリの専
有時間は短かく、かつ主記憶装置１１からのアクセスタ
イムも短か〈て済む。又、中央処理装置１からのキャッ
シュメモリへのヒット率にも影響を与えない。勿論、キ
ャッシュメモＩＪ‘こヒットした場合、これが読み出し
要求であればキャッシュメモリからデータを読み出し、
書き込み要求であればキャッシュメモリにもデータを書
き込むことについては、ブロック転送を行なう場合と同
じである。本発明は、以上の説明により明らかなように
、ブロック転送を行なうメモリ要求を受けとるボートと
、ブロック転送を行なう必要のないメモリ要求を受けと
るボートと、これ等のボートからのメモリ要求の優先度
を決定し１つのメモリ要求を選扮する選択回路とによっ
て、ブロック転送を行なうか否かの判断を行なわせ、こ
れによって処理機能を複雑にすることなくヒット率の低
下を防ぎ、延し、てはデータ処理の効率を向上すべく大
きな効果が得られる。
第１図は本発明を適用するデータ処理装置の構成を示す
ブロック図、第２図は、第１図におけるキャッシュメモ
リ９の具体的な構成を示すブロック図である。 図において、１は中央処理装置、３はＡポート、４は池
処理装置、６はＢボート、７は選択回路、８はキャッシ
ュメモリ部、９はキャッシュメモリ、１１Ｇま主記憶装
置、２１はＡボートメモリ要求ＦＦ、２２はＡボートア
ドレスレジスタ、２３はＡボートデータレジスタ、２４
はＢボートメモリ要求ＦＦ、２５はＢボートアドレスレ
ジスタ、２６はＢボートデータレジスタ、３１は優先度
決定回路、３２，４１，４３はセレクタ、３５は主記憶
アドレスレジスタ、３６はキャッシュディレクトリ、３
７は比較回路、４川まキャッシュストレージである。 第１図 第２図
ブロック図、第２図は、第１図におけるキャッシュメモ
リ９の具体的な構成を示すブロック図である。 図において、１は中央処理装置、３はＡポート、４は池
処理装置、６はＢボート、７は選択回路、８はキャッシ
ュメモリ部、９はキャッシュメモリ、１１Ｇま主記憶装
置、２１はＡボートメモリ要求ＦＦ、２２はＡボートア
ドレスレジスタ、２３はＡボートデータレジスタ、２４
はＢボートメモリ要求ＦＦ、２５はＢボートアドレスレ
ジスタ、２６はＢボートデータレジスタ、３１は優先度
決定回路、３２，４１，４３はセレクタ、３５は主記憶
アドレスレジスタ、３６はキャッシュディレクトリ、３
７は比較回路、４川まキャッシュストレージである。 第１図 第２図
Claims (1)
- １ 主記憶装置に対するメモリ要求がキヤツシユメモリ
を索引し、キヤツシユメモリにデータが存在しない場合
に、該主記憶装置から複数語のブロツク単位でデータを
キヤツシユメモリに転送するデータ処理装置のキヤツシ
ユメモリ制御方式において、前記ブロツク転送を行なう
メモリ要求を受けとる少くとも１つの第１のポートと、
前記ブロツク転送を行なう必要のないメモリ要求を受け
とる少なくとも１つの第２のポートと、これ等第１およ
び第２のポートからのメモリ要求の優先度を決定し、１
つのメモリ要求を選択する選択回路とを有することを特
徴とするキヤツシユメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55103075A JPS6037932B2 (ja) | 1980-07-29 | 1980-07-29 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55103075A JPS6037932B2 (ja) | 1980-07-29 | 1980-07-29 | キャッシュメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730169A JPS5730169A (en) | 1982-02-18 |
| JPS6037932B2 true JPS6037932B2 (ja) | 1985-08-29 |
Family
ID=14344517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55103075A Expired JPS6037932B2 (ja) | 1980-07-29 | 1980-07-29 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037932B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748184B2 (ja) * | 1988-09-28 | 1995-05-24 | 日本電気株式会社 | 信号出力回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247649A (en) * | 1988-05-06 | 1993-09-21 | Hitachi, Ltd. | Multi-processor system having a multi-port cache memory |
| JPH01280860A (ja) * | 1988-05-06 | 1989-11-13 | Hitachi Ltd | マルチポートキヤツシユメモリを有するマルチプロセツサシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242032A (en) * | 1975-09-29 | 1977-04-01 | Hitachi Ltd | Data processing unit |
-
1980
- 1980-07-29 JP JP55103075A patent/JPS6037932B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242032A (en) * | 1975-09-29 | 1977-04-01 | Hitachi Ltd | Data processing unit |
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|---|---|---|---|---|
| JPH0748184B2 (ja) * | 1988-09-28 | 1995-05-24 | 日本電気株式会社 | 信号出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730169A (en) | 1982-02-18 |
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