JPS58125287A - 高速緩衝記憶装置 - Google Patents
高速緩衝記憶装置Info
- Publication number
- JPS58125287A JPS58125287A JP57006596A JP659682A JPS58125287A JP S58125287 A JPS58125287 A JP S58125287A JP 57006596 A JP57006596 A JP 57006596A JP 659682 A JP659682 A JP 659682A JP S58125287 A JPS58125287 A JP S58125287A
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- JP
- Japan
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- data
- memory
- array
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（３，１）発明の楓する分野
この発明は主記憶装置と処理装置との間に介在して主配
憶装置の内容のうち処理装置が当面必要とする部分を格
納し処理装置からのアクセスを迅速にするための高速緩
衝記憶装置に関し、特に複数の処理装置がそれぞれの高
速緩衝記憶装置を介して主記憶装置を共同使用する場合
の各高速緩衝記憶装置に関するものである。
憶装置の内容のうち処理装置が当面必要とする部分を格
納し処理装置からのアクセスを迅速にするための高速緩
衝記憶装置に関し、特に複数の処理装置がそれぞれの高
速緩衝記憶装置を介して主記憶装置を共同使用する場合
の各高速緩衝記憶装置に関するものである。
（３，２）従来技術の構成
第１図は主記憶装置を共同に使用する計算機システムの
一例を示すブロック図で、図において＋１１は主記憶装
置、（２） 、 （２ａ） はそれぞれ高速緩衝記憶
装置（以下バッファメモリという） 、 （３） 、
（３ｍ）はそれぞれ処理装置（ＩＩＩ図に示す例では実
行処理装置ｔ）である。
一例を示すブロック図で、図において＋１１は主記憶装
置、（２） 、 （２ａ） はそれぞれ高速緩衝記憶
装置（以下バッファメモリという） 、 （３） 、
（３ｍ）はそれぞれ処理装置（ＩＩＩ図に示す例では実
行処理装置ｔ）である。
第２図はこの発明の一実施例を示すブロック図であるが
、第２図から符号αηで示す回路ブロックとその入出力
回路を除去したものが、従来のバッファメモリ（２）の
構成であるので、第２図について従来の装置を説明する
。＄２図においてαＱはデータアレイ、αηけアドレス
アレイ、（２）はリプレースメモリ、（至）は無効化ア
ドレスレジスタ、α４Ｆｉセレクタ、α９＃−ｔコンパ
レータ、ａｅｕｎｏ路ブロッタブロックＣ１１Ｆｉ処理
装置（３）からの要求アドレスを示す。
、第２図から符号αηで示す回路ブロックとその入出力
回路を除去したものが、従来のバッファメモリ（２）の
構成であるので、第２図について従来の装置を説明する
。＄２図においてαＱはデータアレイ、αηけアドレス
アレイ、（２）はリプレースメモリ、（至）は無効化ア
ドレスレジスタ、α４Ｆｉセレクタ、α９＃−ｔコンパ
レータ、ａｅｕｎｏ路ブロッタブロックＣ１１Ｆｉ処理
装置（３）からの要求アドレスを示す。
また第２図に示す例はセットアソシアティブ（ａｓｔａ
ａｓｏａｉａｔｉｖｅ） 構成であり、データアレイ
（１（３のデーｌ ｕ （１０−＆） 、 （１０−ｂ
） 、（１０−ｅ） 、 （１０−ｄ） （Ｄ ４セツ
トに分れ、これに対応してアドレスアレイ（１０のアド
レス／ｄ （１１−ａ） 、（１１−ｂ） 、 （１１
−ｃ） 、 （１１−ｄ）の４セツトに分れている。デ
ータアレイ（Ｎｏに新しく格納される時はセット単位で
行われ、したがって新しく格納されるデータによって追
い出されるデータ本セット単位によって行われる。デー
タアレイ叫には主記憶＠ Ｉｊ （１）の内容の一部が
格納されており、この格納されたデータの主記憶装＃（
１）内でのアドレスがアドレスアレイα力に格納されて
いる。アドレスアレイＱｌ）の同一セット内ではアドレ
スは連続していてその上位ビットハ同一であり、したが
って要求アドレスの上位ビットをコンパレータ（至）Ｋ
よりアドレスアレイαηの上位ビットと比較すれば当該
アドレスがアドレスアレイαηの当該セット中に存在す
るかどうかを判定することができる。
ａｓｏａｉａｔｉｖｅ） 構成であり、データアレイ
（１（３のデーｌ ｕ （１０−＆） 、 （１０−ｂ
） 、（１０−ｅ） 、 （１０−ｄ） （Ｄ ４セツ
トに分れ、これに対応してアドレスアレイ（１０のアド
レス／ｄ （１１−ａ） 、（１１−ｂ） 、 （１１
−ｃ） 、 （１１−ｄ）の４セツトに分れている。デ
ータアレイ（Ｎｏに新しく格納される時はセット単位で
行われ、したがって新しく格納されるデータによって追
い出されるデータ本セット単位によって行われる。デー
タアレイ叫には主記憶＠ Ｉｊ （１）の内容の一部が
格納されており、この格納されたデータの主記憶装＃（
１）内でのアドレスがアドレスアレイα力に格納されて
いる。アドレスアレイＱｌ）の同一セット内ではアドレ
スは連続していてその上位ビットハ同一であり、したが
って要求アドレスの上位ビットをコンパレータ（至）Ｋ
よりアドレスアレイαηの上位ビットと比較すれば当該
アドレスがアドレスアレイαηの当該セット中に存在す
るかどうかを判定することができる。
（３，３）従来技術の動作
処理装置（３）からのアクセス要求があるとセレクタＱ
４ＦｉＩ’求アドレス（至）を出力しコンパレータ（至
）でアドレスアレイα時の内容と比較する。アドレスア
レイα力のアドレスＫ１１−１そのアドレスに対応する
データアレイ叫のデータが無効化されているかどうかを
示す無効化フラグが設定されているが、コンパレータ（
至）による比較が一致しかつそのアドレスに無効化フラ
グが設定されてない場合Ｆｉ要求アドレス（１）のデー
タはデータアレイαＯＫ存在することを意味する。この
場合をヒツト（ｂｉｔ）と称し、ヒツトの場合は要求ア
ドレスによりデータアレイ叫にアクセスし、かつこのデ
ータが一番最近に使用されたデータとなるので、データ
アレイ（１１）中から一番最後に追い出されるようにリ
プレースメモリαつの記憶を修正する。＠３図はリプレ
ースメモリの内容を示す図であって、翰はリプレースメ
モリＱｅの各ビット、に）はヒツトしたセットを表す。
４ＦｉＩ’求アドレス（至）を出力しコンパレータ（至
）でアドレスアレイα時の内容と比較する。アドレスア
レイα力のアドレスＫ１１−１そのアドレスに対応する
データアレイ叫のデータが無効化されているかどうかを
示す無効化フラグが設定されているが、コンパレータ（
至）による比較が一致しかつそのアドレスに無効化フラ
グが設定されてない場合Ｆｉ要求アドレス（１）のデー
タはデータアレイαＯＫ存在することを意味する。この
場合をヒツト（ｂｉｔ）と称し、ヒツトの場合は要求ア
ドレスによりデータアレイ叫にアクセスし、かつこのデ
ータが一番最近に使用されたデータとなるので、データ
アレイ（１１）中から一番最後に追い出されるようにリ
プレースメモリαつの記憶を修正する。＠３図はリプレ
ースメモリの内容を示す図であって、翰はリプレースメ
モリＱｅの各ビット、に）はヒツトしたセットを表す。
リプレースメモリ（ロ）は２Ｃ２］）、１（社）、００
の３ビツトから構成され、ビット２？りはセット１及び
セットｂからなる第１グループとセットＣ及びセットｄ
からなる第２グループの優先順位を示し論理「１」のと
きは第２グループを第１グループより先に追い出し、論
理「（）」のと負は第１グループを＠２グループより先
に追い出す。ビット１（至）はセットＣとセットｄの優
先順位を示し論理「１」のときはセラ）ｄｆセットＣよ
り先に追い出し、論理「０」のときはセットＣをセラ）
ｄより先に追い出す。またビット０（ハ）はセット１と
セットｂの優先順位を示し論理「１」のと負はセットｂ
をセットａより先に追い出し、論理「０」のと舞はセッ
トａｆセツ）ｂより先に追い出す。また図中＊で示すビ
ットの論ｆＭは変化し々いことを示す。例えばセットａ
がヒツトするとリプレースメモリ（２）の各ビット翰は
ｒｌ＊ＩＪとなる。もし＊が「１」であれば、データア
レイ（１０から追い出される順序はｄ −＋ ｃ−＋ｌ
） −４１となり、この状態のときセットｂがヒツトす
ると各ビット翰はｒｌｌＯＪとなり追い出される順序＃
ｉｄ−＋Ｃ−＋＠→ｂに変化する。更にこの状態のとき
セットＣがヒツトする易各ビット四はｒｏｌｏＪとなり
追い出される順序はａ→１） −＋ ｄ→Ｃとなる。
の３ビツトから構成され、ビット２？りはセット１及び
セットｂからなる第１グループとセットＣ及びセットｄ
からなる第２グループの優先順位を示し論理「１」のと
きは第２グループを第１グループより先に追い出し、論
理「（）」のと負は第１グループを＠２グループより先
に追い出す。ビット１（至）はセットＣとセットｄの優
先順位を示し論理「１」のときはセラ）ｄｆセットＣよ
り先に追い出し、論理「０」のときはセットＣをセラ）
ｄより先に追い出す。またビット０（ハ）はセット１と
セットｂの優先順位を示し論理「１」のと負はセットｂ
をセットａより先に追い出し、論理「０」のと舞はセッ
トａｆセツ）ｂより先に追い出す。また図中＊で示すビ
ットの論ｆＭは変化し々いことを示す。例えばセットａ
がヒツトするとリプレースメモリ（２）の各ビット翰は
ｒｌ＊ＩＪとなる。もし＊が「１」であれば、データア
レイ（１０から追い出される順序はｄ −＋ ｃ−＋ｌ
） −４１となり、この状態のときセットｂがヒツトす
ると各ビット翰はｒｌｌＯＪとなり追い出される順序＃
ｉｄ−＋Ｃ−＋＠→ｂに変化する。更にこの状態のとき
セットＣがヒツトする易各ビット四はｒｏｌｏＪとなり
追い出される順序はａ→１） −＋ ｄ→Ｃとなる。
次に要求アドレスωに対してヒツトしない場合は当該ア
ドレスで主記憶装置（１）にアクセスし主記憶装置（１
）からフェッチしたデータをデータアレイ叫に格納しそ
のアドレスをアドレスアレイα力に格納するが、この場
合、データアレイαＯとアドレスアレイαＤのいずれか
のセットをリプレースする。
ドレスで主記憶装置（１）にアクセスし主記憶装置（１
）からフェッチしたデータをデータアレイ叫に格納しそ
のアドレスをアドレスアレイα力に格納するが、この場
合、データアレイαＯとアドレスアレイαＤのいずれか
のセットをリプレースする。
どのセットをリプレースしてデータアレイ叫、アドレス
アレイα９から追い出すかはリプレースメモリ（６）の
内容によって決定する。第４図はリプレースメモリと追
い出しセットとの関係を示す図で、第３図と同一符号は
同一意味を有し、（４１）Ｆｉ追い出しセットを示す。
アレイα９から追い出すかはリプレースメモリ（６）の
内容によって決定する。第４図はリプレースメモリと追
い出しセットとの関係を示す図で、第３図と同一符号は
同一意味を有し、（４１）Ｆｉ追い出しセットを示す。
但しＩ［４図において＊はこのビットの論理には無関係
であること（ｄａｔａ’ ｔ ｃａｒｅ ）を示す。た
とえば、各ピッ）ＨがｒｏｏｏＪ又はｒｏｌｏＪのとき
はセットａが追い出されその位置へ主記憶装置から新し
くフェッチしたデータが格納される。こうするとセラ）
ａが一番最近に使用されたデータとなるので、これが最
後に追い出されるよう各ビット［が第５図に示すように
変更される。
であること（ｄａｔａ’ ｔ ｃａｒｅ ）を示す。た
とえば、各ピッ）ＨがｒｏｏｏＪ又はｒｏｌｏＪのとき
はセットａが追い出されその位置へ主記憶装置から新し
くフェッチしたデータが格納される。こうするとセラ）
ａが一番最近に使用されたデータとなるので、これが最
後に追い出されるよう各ビット［が第５図に示すように
変更される。
第５図において第３図と同一符号は同一意味を表しく４
２）はリプレースされたセットを示す。リプレースされ
たセット（４２）に対応するアドレスアレイに無効化フ
ラグが設定されているときはこれを消去する。以上に述
べたリプレースアレイの変更及び追い出しセットの決定
は回路ブロックα０ＶＣより行う。
２）はリプレースされたセットを示す。リプレースされ
たセット（４２）に対応するアドレスアレイに無効化フ
ラグが設定されているときはこれを消去する。以上に述
べたリプレースアレイの変更及び追い出しセットの決定
は回路ブロックα０ＶＣより行う。
次に他の処理装置（２ａ）から主記憶装ｆｉｔ（１）に
対して書換えを行った場合には書換えられたメモリのア
ドレスが無効化アドレスレジスタＣ１３にセットされ無
効化要求信号（関係回路は図示せず）が送られ、セレク
タα４は無効化アドレスレジスタ（至）の内容を出力し
アドレスアレイＱｌのアドレスとコンパレータ（至）Ｋ
より比較する。無効化アドレスレジスタ（至）の内容が
アドレスアレイαηのいずれかのセットのアドレスと一
致しかつこのセットに無効果フラグが設定されてなけれ
ば（この場合を無効化ヒツトという）このセットに無効
化フラグが設定される。
対して書換えを行った場合には書換えられたメモリのア
ドレスが無効化アドレスレジスタＣ１３にセットされ無
効化要求信号（関係回路は図示せず）が送られ、セレク
タα４は無効化アドレスレジスタ（至）の内容を出力し
アドレスアレイＱｌのアドレスとコンパレータ（至）Ｋ
より比較する。無効化アドレスレジスタ（至）の内容が
アドレスアレイαηのいずれかのセットのアドレスと一
致しかつこのセットに無効果フラグが設定されてなけれ
ば（この場合を無効化ヒツトという）このセットに無効
化フラグが設定される。
（３，４）従来技術の欠点
従来のバッファメモリは以上のように構成されていて、
無効化ヒツトした場合にもリプレースメモリ（２）の各
ビット（ホ）を変更することがｈいので、次にヒツトし
ない場合無効化されたセットを追い出せば最も有効にデ
ータアレイ叫を使用できるにかかわらず、無効化されて
ないセットを追い出す場合が発生するという欠点があっ
た。またこの欠点を除去しようとして無効化フラグとリ
プレースメモリ（６）の状態との双方を考慮してリプレ
ースすべきセットを決定するには回路ブロックａ叶が複
雑になるという欠点があった。
無効化ヒツトした場合にもリプレースメモリ（２）の各
ビット（ホ）を変更することがｈいので、次にヒツトし
ない場合無効化されたセットを追い出せば最も有効にデ
ータアレイ叫を使用できるにかかわらず、無効化されて
ないセットを追い出す場合が発生するという欠点があっ
た。またこの欠点を除去しようとして無効化フラグとリ
プレースメモリ（６）の状態との双方を考慮してリプレ
ースすべきセットを決定するには回路ブロックａ叶が複
雑になるという欠点があった。
（３，５）本発明の目的
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、無効化フラグを設定するときに対
応するデータが一番最初に追い出されるようにリプレー
スメモリの内容を変更することによって、リプレースメ
モリの内容だけを参照して追い出し順を決定してもデー
タアレイを効率よく使用することのできるバッファメモ
リを提供することを目的としている。
めになされたもので、無効化フラグを設定するときに対
応するデータが一番最初に追い出されるようにリプレー
スメモリの内容を変更することによって、リプレースメ
モリの内容だけを参照して追い出し順を決定してもデー
タアレイを効率よく使用することのできるバッファメモ
リを提供することを目的としている。
（３，６）本発明の構成
以下、この発明の実施例を図について説明する。
さきに述べたとおり、第２図はこの発明の一実施例を示
すブロック図で、この発明では既に説明した従来の装置
に回路ブロック０ηを付加する。＄２図において回路ブ
ロックα力以外の部分の動作は既に説明したとおりであ
り、回路ブロックａｒｔＦｉ無効化アドレスレジスタへ
３の内容が無効化ヒツトした場合リプレースメモリαη
の内容を変更するためのものである。、第６図は無効化
ヒツトした場合のリプレースメモリα２の内容変更を示
す図で、第３図と同一符号は同一意味を有し、（４３）
は無効化ヒツトしたセットを示す。
すブロック図で、この発明では既に説明した従来の装置
に回路ブロック０ηを付加する。＄２図において回路ブ
ロックα力以外の部分の動作は既に説明したとおりであ
り、回路ブロックａｒｔＦｉ無効化アドレスレジスタへ
３の内容が無効化ヒツトした場合リプレースメモリαη
の内容を変更するためのものである。、第６図は無効化
ヒツトした場合のリプレースメモリα２の内容変更を示
す図で、第３図と同一符号は同一意味を有し、（４３）
は無効化ヒツトしたセットを示す。
（３，７）本発明の動作
以下、第６図を用いて第２図の動作を説明する。
たとえば無効化アドレスレジスタ（至）の内容がアドレ
スアレイ０１）のセットａ （１１−＆） と合致し
セットａ（１１−ａ）に無効化フラグが設定されてなか
った場合は、セットａ（１１−ａ） Ｋ無効化フラグを
設定すると共にリプレースメモリ（２）の内容を回路ブ
ロックαηにより第６図に示すようにｒｏ＊ｏ４に変更
する。こうしておけば次にレプレースされて追い出され
るのＦｉ第４図に示すとおりセットａ４Ｃなる。
スアレイ０１）のセットａ （１１−＆） と合致し
セットａ（１１−ａ）に無効化フラグが設定されてなか
った場合は、セットａ（１１−ａ） Ｋ無効化フラグを
設定すると共にリプレースメモリ（２）の内容を回路ブ
ロックαηにより第６図に示すようにｒｏ＊ｏ４に変更
する。こうしておけば次にレプレースされて追い出され
るのＦｉ第４図に示すとおりセットａ４Ｃなる。
他のセットが無効化ヒツトした場合もＩＩ６図に示すと
おりにすればよい。また第６図に示す論理は第３図に示
す論理の反対論理である。
おりにすればよい。また第６図に示す論理は第３図に示
す論理の反対論理である。
この上うに無効化ヒツトの場合無効化されたセットが一
番最初に追い出されるようにリプレースメモリの内容を
変更することによって、有効ｈセットのブロックＦｉ追
い出されずに済みデータアレイ＋Ｌｄを効率よく使用す
ることができる。また第６図は第３図の反対の論理であ
ることから、回路ブロックαηのため必要な・・−ドレ
エアも借手でよい。
番最初に追い出されるようにリプレースメモリの内容を
変更することによって、有効ｈセットのブロックＦｉ追
い出されずに済みデータアレイ＋Ｌｄを効率よく使用す
ることができる。また第６図は第３図の反対の論理であ
ることから、回路ブロックαηのため必要な・・−ドレ
エアも借手でよい。
（３，８）発明の他の実施例
なお、上記実施例ではセット数を４としりプレースメモ
リυのビット数を３ビツト構成としたが、各セット間の
優先順位をセラ）ａ−セット５間、セット＆−セットＣ
間、セット番−セットｄ間、セットｂ−セットＣ間、セ
ットｂ−セットｄｆｌＪｌ、セットＣ−セット６間のｃ
’、＝（４Ｘ３）／２＝６種類に定義しこの６種類に対
し６ビツトを割当てて第３図〜第６図に示すよりも負め
の細かい制御をして本よい。また、セット数は４に限定
されるものではない。
リυのビット数を３ビツト構成としたが、各セット間の
優先順位をセラ）ａ−セット５間、セット＆−セットＣ
間、セット番−セットｄ間、セットｂ−セットＣ間、セ
ットｂ−セットｄｆｌＪｌ、セットＣ−セット６間のｃ
’、＝（４Ｘ３）／２＝６種類に定義しこの６種類に対
し６ビツトを割当てて第３図〜第６図に示すよりも負め
の細かい制御をして本よい。また、セット数は４に限定
されるものではない。
（３，９）本発明の効果
以上のように、この発明によれば、アドレスアレイに無
効化フラグを設定する動作に加えてリプレースメモリの
内容を上記無効化されたセットが一番最初に追い出され
るように変更する動作を行うように構成したので、借手
のハードウェアの追加で効率の高いバッツァメモリを得
ることができ
効化フラグを設定する動作に加えてリプレースメモリの
内容を上記無効化されたセットが一番最初に追い出され
るように変更する動作を行うように構成したので、借手
のハードウェアの追加で効率の高いバッツァメモリを得
ることができ
第１図はこの発明の！！黄の用いられる計算機システム
を示すブロック図、第２図はこの発明の一実施例を示す
ブロック図、第３図、ｔ１１４図、第５図及び筆６図は
第２図に示すリプレースメモリの内容を示す図である。 （１）・・・主記憶装置、（２） 、 （２ａ） ・
・・それぞれバッファメモ’） 、（３） 、 （３ｍ
） ・・・それぞれ処理装置、Ｕυ・・・データアレ
イ、（ロ）・・・アドレスアレイ、（２）・・・リプレ
ースメモリ、（至）・・・無効化アドレスレジスタ、す
◆・・・セレクタ、（至）・・−コンパレータ。 代理人 葛 野 信 − ５６ 第２図 ２０ −５６１−
を示すブロック図、第２図はこの発明の一実施例を示す
ブロック図、第３図、ｔ１１４図、第５図及び筆６図は
第２図に示すリプレースメモリの内容を示す図である。 （１）・・・主記憶装置、（２） 、 （２ａ） ・
・・それぞれバッファメモ’） 、（３） 、 （３ｍ
） ・・・それぞれ処理装置、Ｕυ・・・データアレ
イ、（ロ）・・・アドレスアレイ、（２）・・・リプレ
ースメモリ、（至）・・・無効化アドレスレジスタ、す
◆・・・セレクタ、（至）・・−コンパレータ。 代理人 葛 野 信 − ５６ 第２図 ２０ −５６１−
Claims (1)
- 共通の主記憶装置を複数の処理装置がそれぞれの高速緩
衝記憶装置を介して共同に使用する計算機システムに用
いられる高速緩衝記憶装置において、上記主記憶装置の
記憶内容のうちの選択した一部分の写しを格納するため
のデータアレイと、このデータアレイ中のデータの上記
主記憶装置内のアドレスを格納するアドレスアレイと、
上記データアレイ中のデータのうち上記主記憶装置から
新しく読出されたデータによってリプレースして追い出
される順序をデータアレイのセット別に記憶するリプレ
ースメモリと、他の高速緩衝記憶装置を介して新しく書
込が行われた上記主記憶装置内のデータのアドレスを一
時格納する無効化アドレスレジスタと、処理装置からア
クセス要求されたアドレスが上記アドレスアレイ中のい
ずれかのアドレスと合致するとき上記データアレイに当
該アドレスを以てアクセスしかつ上記リプレースメモリ
の上記追い出される順序を変更する手段と、上記処理装
置からアクセス要求されたアドレスが上記アドレスアレ
イ中のいずれのアドレストモ合致しないとき上記主記憶
装置に当該アドレスを以てアクセスしてフェッチしたデ
ータを上記リプレースメモリによって定められる順序の
データアレイのセラ）Ｋ格納しかつ上記リプレースメモ
リの上記追い出される順序を変更する手段と、上記無効
化アドレスレジスタの内容が上記アドレスアレイ中のい
ずれかのアドレスと合致しかつ当該アドレスに無効化フ
ラグが設定されてないと負は無効化フラグを設定しかつ
この無効化フラグが設定されたアドレスに対応するデー
タアレイのセットが一番最初に追い出されるよう上記リ
プレースメモリの上記追い出される順序を変更する手段
とを備えたことを特徴とする高速緩衝記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006596A JPS58125287A (ja) | 1982-01-19 | 1982-01-19 | 高速緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006596A JPS58125287A (ja) | 1982-01-19 | 1982-01-19 | 高速緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125287A true JPS58125287A (ja) | 1983-07-26 |
Family
ID=11642705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006596A Pending JPS58125287A (ja) | 1982-01-19 | 1982-01-19 | 高速緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125287A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316351A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | リプレ−スメント方式 |
-
1982
- 1982-01-19 JP JP57006596A patent/JPS58125287A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316351A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | リプレ−スメント方式 |
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