KR880000299B1 - 캐쉬장치 - Google Patents

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KR880000299B1
KR880000299B1 KR8203480A KR820003480A KR880000299B1 KR 880000299 B1 KR880000299 B1 KR 880000299B1 KR 8203480 A KR8203480 A KR 8203480A KR 820003480 A KR820003480 A KR 820003480A KR 880000299 B1 KR880000299 B1 KR 880000299B1
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케이.웨브스터 마아빈
티.플린 리차드
지 포오터 마리온
엠.세민스키 죠오지
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윌리암 더블유 홀러웨이 2세
허니웰 인포오메이숀 시스템스 인코오포레이티드
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Abstract

내용 없음.

Description

캐쉬장치
제1도는 데이타 처리 시스템의 기본구조를 나타내는 블록 다이아 그램.
제2a도는 캐쉬 메모리 장치의 블록 다이아 그램.
제2b도는 캐쉬 메로리 장치에 의해 사용된 임의의 어드레스 신호군.
제3(a)도와 제3(b)도는 캐쉬 메모리 장치의 디렉토리와 연관된 장치의 블록다이아 그램.
제4도는 캐쉬 메모리 저장 장치와 연관된 장치의 블록 다이아 그램.
제5도는 본 발명을 따른 캐쉬 메모리 장치를 위한 연속적인 캐쉬 메모리 타이밍 싸이클의 도식적인 다이아 그램.
제6도는 본 발명을 따른 캐쉬 메모리 타이밍 싸이클을 나타내는 캐쉬 메모리 장치의 디렉토리와 연관된 장치의 블록 다이아 그램.
본 발명은 일반적으로 데이타 처리 시스템에 관한 것이며, 특히 개개의 중앙처리 장치들이 일반적으로 캐쉬 메모리로 언급되는 일시저장 장치를 포함하는 데이타 처리 시스템에 관한 것이다.
캐쉬 메모리는 정보 신호의 일시적 저장을 위한 비교적 작은 고속 메모리 장치이다.
캐쉬 메모리에 있어서, 상기 캐쉬 메모리에 기억된 정보신호는 상기 데이타 처리 시스템의 주 메모리로부터 직접 전달될 때 보다도 더 고속으로 관련된 중앙처리 장치에 의해 액세스될 수 있는 방법으로 실시된다. 중앙처리장치에 의한 정보 신호의 고속 액세스가 가능하기 때문에, 중앙처리장치에 의해 자주 사용된 정보신호는 주 메모리 장치에 저장되고, 캐쉬 메모리에 복제되는 것에 의하여 중앙처리장치(이하, CPU로 지칭함)의 성능을 개선한다.
이리하여 CPU가 정보 신호의 선택군(Group)을 요구할 때, 캐쉬 메모리의 일부분을 형성하고 캐쉬 메모리에 기억된 각 정보신호의 유효군의 주 메모리 어드레스와 똑같은 어드레스를 포함하는 디렉토리가 무엇보다도 먼저조사되고, 만약 요구된 정보신호가 캐쉬 메모리에 기억된 것이 판정되면, 정보 신호는 주 메모리 장치를 엑세씽하지 않고서 캐쉬 메모리장치로부터 CPU로 전송된다. 만약, 선택신호군이 캐쉬 메모리 장치에서 발견되지 않는다면, 그러한 신호군을 포함하는 위치는 주 메모리에서 CPU로 전송된다. 캐쉬 메모리내의 정보 신호군을 저장하는데 사용된 기법에 따라, CPU로 전송된 정보신호들은 주 메모리 장치로 부터 CPU로서 전송도중 캐쉬 메모리에 저장될 수 있다.
다수의 주변 장치들 뿐만 아니라 다수의 프로세서들이 주 메모리를 액세스할 수 있기 때문에 현재, 주 메모리의 소정 위치에서의 정보 신호군은 가변하기 쉽고, 따라서 주 메모리 위치의 어드레스와 똑같은 어드레스에 의해서만 CPU에서 식별되는 캐쉬 메모리내의 정보신호군은 이제 그 주 메모리 위치에서 실제경보신호를 정확히 표시하지 않게된다. 상이 테이타(즉, 신호가 기억되는 주메모리 위치의 어드레스)로써 식별 될때 일어날 수 있는 불일치을 피하기 위해서, 주 메모리 위치에 현재 기억된 데이타는 정확한 데이타라고 가정한다. 신호군이 독립적으로 변경되어 버린 주 메모리위치 어드레스를 갖는 캐쉬 메모리의 정보 신호는 데이타 처리 시스넴의 관련CPU에 이용 불가능 하게 된다.
주 메모리 장치에서 데이타 변경동작이 식별될때마다 상기 목적을 달성할 수 있는 동작은 모든 캐쉬 메모리의 내용이 CPU들에 사용될 수 없도록 하는 캐쉬 메모리 클리어링 동작이다. 그러나, 캐쉬 메모리 장치의 유효 데이타 및 무효 데이타가 무차별로 다수의 CPU들에 사용이 불가능 해지기 때문에 이러한 처리는 명백히 비효과적이다.
많은 데이타 처리 시스템들은 주 메모리내의 데이타를 처리할 때 세그먼테이션 및 페이징 기법을 사용한다.
주 메모리의 세그먼트들(즉, 부분들)은 어떤 선택된 관계를 갖는 정보신호군들로 언급한다. 주 메모리 세그먼트들은 정보신호군(즉, 결정된 디멘죤에 관련된 세그멘트)인 페이지로 더욱 분할된다. 그러므로, 페이지 어드레스에 의한 정보신호를 기억하는 캐쉬 메모리 장치에 있어서, 선택된 페이지 어드레스를 갖는 관련 정보 신호는 CPU들에서 사용이 불가능하게 된다. 이런 종류의 무효나 캐쉬 메모리 신호군의 클리어링도 캐쉬 메모리 저장 위치 클리어링 매커니즘이 불충분하기 때문에 비효과적이다.
캐쉬 메모리 장치 내의 실제 디렉토리 위치를 복제하는 디렉토리들을 제공하는 것도 또한 가능하다. 특정한 동작들이 상기 주 메모리에서 실행될 때, 데이타 처리 시스템은 복제 디렉토리를 조사해서 관련된 캐쉬 메모리 동작에 의한 영향을 받았는지 여부를 결정할 수 있다. 캐쉬 메모리의 내용의 유효성이 타협되는 경우에, 관련 복제 디렉토리로 부터의 신호에 응답하는 실제의 캐쉬 메모리 저장 위치의 내용을 주 메모리동작에 의해서 타협된 정보신호가 영향을 받은 디렉토리 처리 시스템의 CPU에서 더 이상 사용이 가능하지 않도록 변경된다. 이 방법은 캐쉬 메모리의 내용의 정확도를 보증하지만, 다수의 부가 장치를 필요로 한다.
본 발명의 첫번째 목적은 개선된 디렉토리 처리 시스템을 제공하는 것이다. 본 발명의 두번째 목적은 디렉토리 시스템의 각프로세서의 결합된 캐쉬 메모리들에 대해 개선된 캐쉬 메모리 클리어링을 제공하는 것이다. 본 발명의 세번째 목적은 선택된 메모리 동작이 주 메모리 어드레스에 의해 식별된 캐쉬 메모리 장치내의 정보 신호군의 주 메모리 위치를 어드레스 할때, 캐쉬 메모리에 기억되고 있는 정보 신호군을 관련된 CPU에 사용할 수 없도록 하는 데이타 처리 시스템의 각 캐쉬 메모리 장치에 대해 캐쉬 클리어링을 제공하는 것이다. 본 발명의 네번째 목적은 캐쉬메모리장치의 정상 동작을 방해하지 않고, 캐쉬 메모리 장치내에 선택된 위치의 클리어링을 제공 하는 것이다. 본 발명의 다섯번째 목적은 선택된 동작이 주 메모리 어드레스를 포함할 때 주 메모리 어드레스에 의해 식별된 캐쉬 메모리 위치내의 신호군을 무효로 하고, 그 무효처리가 그 캐쉬 메모리 장치의 동작을 위해 필요하지 않을때, 타미밍 사이클의 일부분 동안 캐쉬 메모리 장치의 디렉토리만을 포함하도록 하는데 있다.
앞서 언급된 본 발명의 목적들은 캐쉬저장 장치와 캐쉬 디렉토리를 포함하고, 단일의 캐쉬메모리 타이밍 사이클동안 캐쉬 디렉토리로 두개의 동작을 수행할 수 있는 장치를 구비한 캐쉬 메모리를 제공함으로서 성취된다. 캐쉬 메모리 타이밍 사이클의 제1기간 동안에는, 캐쉬 메모리 장치 디렉토리 탐색이 통상의 캐쉬 "판독" 또는 "기록" 동작 동안 성취될 수 있다. 캐쉬 메모리 타이밍 싸이클의 제2기간 동안에는, 통상의 캐쉬 메모리 장치 "판독" 디렉토리 탐색의 결과가 캐쉬 저장 장치를 포함하는 동작에 또는 어떤 사용되지 않는 캐쉬 타이밍 싸이클에 사용되어 질때, 선택된 주 메모리 동작의 일부분으로서 어드레스된 주 메모리 위치에 기억된 정보 신호군이 현재 캐쉬 메모리 저장 장치에 있는지 없는지를 결정하기 위하여 제2의 캐쉬 메모리 장치의 디렉토리 탐색이 실행된다. 만약 주 메모리내에서 선택된 동작에 의해 어드레스된 디렉토리가 캐쉬 메모리 저장 장치에 저장된 사실이 발견된다면, 계속되는 캐쉬 메모리 타이밍 싸이클의 제2의 기간동안 캐쉬 메모리 장치에 기억된 정보신호군들을 무효로 만들기 위한 장치가 제공된다.
본 발명의 이러한 특징과 또 다른 특징은 도면과 함께 이하의 설명을 잃는 것에 의해 이해될 수 있을 것이다.
제1도에는 디렉토리 처리시스템의 기본 구조가 도시되어 있다. CPU(11)는 버스(101)를 거쳐서 시스템제어기 장치(이하, SCU라 지칭함)(13)에 결합되고, 버스(103)를 거쳐서 SCU 장치(14)에 결합된다. CPU(12)는 버스(102)를 거쳐서 SCU (14)에 결합되고, 버스(104)를 거쳐서 SCU(13)에 결합된다. SCU(13)는 버스(105)를 거쳐서 주 메모리(15)에, 버스(107)를 거쳐서 입출력 장치(17)(이하, I/OU라 지칭함)에, 버스(110)를 거쳐서 I/OU(18)에 결합된다. SCU(14)는 버스(106)를 거쳐서 주 메모리(16)에, 버스(108)를 거쳐서 I/OU(18)에, 버스(109)를 거쳐서 I/OU(17)에 결합된다. I/OU(17)와 I/OU(18)는 버스(111)내지 버스(117)을 거쳐서 다수의 주변 장치에 결합될 수 있다. 캐쉬 메모리(21)는 CPU(11)의 일부분이고, 캐쉬 메모리(22)는 CPU(12)의 일부분이다. 다른 실지예에서, 데이타 처리장치는 하나 또는 다수의 CPU로 작용할 수 있는 하나의 SCU를 갖을 수 있다. 다음에, 제2a도에는 양호한 실시예에 따른 캐쉬 메모리 장치의 개략도가 도시되어 있다. 어드레스 신호군은 데이타버스(211)를 거쳐서 캐쉬 디렉토리(202), 캐쉬 저장장치(201)및 비교기(203)에 인가된다. 데이타 신호군들은 데이타버스(212)에 인가될 수 있고, 버스(214)를 거쳐서 캐쉬 저장장치(201)로부터 추출 될 수 있다. 캐쉬 디렉토리의 출력신호들은 버스(215)를 거쳐서 비교기(203)에 인가된다. 비교기(203)의 출력신호들은 버스(213)를 거쳐서 캐쉬 저장 장치에 인가된다. 제어 신호들(210)은 동작모우드를 선택해서 캐쉬 메모리 장치의 개개의 부분의 동작을 정합하도록, 캐쉬디렉토리(202), 비교기(203)및 캐쉬 저장장치(201)에 인가된다.비교기 장치에서 출력된 신호들은 제어장치에 인가된다.
제2b도 있어서, 양호한 실시예의 어드레스 신호군은 캐쉬 메모리 장치에 위치한 레벨군의 물리적 위치를 지시하는 n 비트들과, 캐쉬 메모리 위치의 레벨중 한 레벨에 기억될 수 있는m 비트들로 분할 될 수 있다.
제3도에는 캐쉬 메모리 장치의 디렉토리(202), 비교기 장치(203)및 관련 장치의 개략도가 도시되어 있다. 3상태 드라이버들(301)(302)의 출력단자들은 레지스터(304), 레지스터(305), 레지스터(306), 스위치(307)및 스위치(310)에 결합된다. 레지스터/카운터(303)의 출력단자도 스위치(310)에 결합된다. 레지스터(305)의 출력단자는 스위치들(310)(311)에 결합된다. 한편, 레지스터(306)의 출력단자는 스위치(301)에 결합된다. 레지스터(304)의 출력단자는 스위치(307)에 결합된다. 스위치(307)의 출력 단자는 레지스터(313), 패러티발생기(312), 3상태 증폭기들(314)(315)(316)(317)및 비교기들(328) (329)(330)(331)에 결합된다. 레지스터(313)의 출력단자는 스위치(311)에 결합되고, 스위치(311)의 출력단자는 캐쉬 저장 장치에 결합된다. 스위치(310)의 출력단자는 디렉토리 저장장치들(318)(319)(320)(321)(322)의 어드레스 단자에 결합된다. 3상태 증폭기(314)의 출력단지는 저장장치(318), 패러티비교기(341), 스위치(351) 비교기(328)의 데이타 단자들에 결합된다. 3상태 증폭기(315)의 출력단자는 저장장치(319), 패러티비교기(342), 스위치(351) 비교기(329)의 데이타 단자들에 결합된다. 3상태 증폭기(316)의 출력단자들은 저장장치(320), 패러티비교기(343), 스위치(315)및 비교기(330)의 데이타단자들이 결합된다. 3상태 증폭기(317)의 출력단자들은 저장장치(321), 패러티비교기(344), 스위치(351)및 비교기(331)의 데이타 단자들에 인가된다. 패러티발생기(308)을 출력단자는 3상태 증폭기(309)에 결합된다. 3상태 증폭기(309)의 출력단자는 저장장치(322), 패러티 비교기(345), 비교기(339), 비교기(330), 비교기(329), 비교기(328)의 데이타 단자들에 결합된다. 패러티 비교기(345)의 출력단자는 논리 OR 게이트(352)(353)(354)(355)의 입력 단자들에 결합된다. 패러티 비교기회로(344)의 출력 단자는 논리 OR 게이트(352)에 결합되고, 패러티 비교기(343)의 출력단자기는 논리 OR 게이트(353)에 결합되고, 패러티 비교기(342)의 출력단자는 논리 OR 게이트(354)의 입력 단자에 결합되고, 패러티 비교기(341)의 출력단자는 논리 OR 게이트(355)의 입력단자에 결합된다. 비교기(3280, 비교기 (329), 비교기(330), 비교기(331), 논리 OR 게이트(355), 논리 OR 게이트(354), 논리 OR 게이트(353) 및 논리 OR 게이트(352)의 출력단자들은 무효 데이타 어드레스 레지스터(360)의 입력 단자들과 레벨인코오더(370)의 입력단자들에 결합된다.
다음에 제4도를 설명한다.
스위치(402)의 출력단자는 스위치(408), 스위치(403), 스위치(404)의 입력단자에 결합된다. 게이트(404)의 출력단자는 게이트 장치(405)의 입력단자에 결합되고, 게이트장치(405)의 출력단자는 스위치(403)의 입력단자에 각각 연결된다. 스위치(403)의 출력 단자는 캐쉬저장장치(406)의 데이타단자와 스위치(407)의 입력단자들에 연결되고, 스위치(407)의 출력단자는 스위치(410), 레지스터(147)및 게이트장지(419)에 연결된다.
스위치(412)의 출력단자는 스위치(415)의 입력단자에 연결된다. 스위치(415)의 입력단자는 게이트장치(413)의 입력단자와 게이트 장치(414)의 출력단자에 연결된다. 스위치(415)의 출력단자는 캐쉬 저장 장치(413)의 입력단자와 게이트 장치(414)의 출력단자에 연결된다. 스위치(415)의 출력단자는 캐쉬 저장장치(406)의 단자와 스위치(416)에 연결된다. 스위치(416)의 입력단자는 캐쉬 저장장치(406)의 출력단자에 연결되고, 스위(416)의 출력단자레지스터(417)와 스위치(410)에 연결된다. 스위치(410)의 출력단자는 스위치(408), 스위(411) 및 스위치(418)에는 레지스터(417)의 출력단자는 스위치(411)에 연결된다.
제5도에는 캐쉬 디렉토리 탐색과 캐쉬저장 장치 액세스의 캐쉬 메모리 싸이클 동안 시이퀸스를 나타내는 두개의 연속적인 캐쉬 메모리 싸이클이 도시되어 있다. 상기 도면에는 캐쉬 디렉토리의 무효 데이타를 포함하는 어드레스 탐색의 관계도 도시되어 있다. 제1캐쉬 메모리 싸이클 동안 무효 데이타를 포함하는 어드레스가 식별되면, 그 데이타는 다음 캐쉬 메모리 싸이클 동안 캐쉬 메모리 장치로 부터 클리어 된다.
제6도에는 본 발명의 장치에 관련하는 장치의 일반적인 다이아그램이 타미밍선도에 대해 도시되어 있다. 무효 데이타 어드레스 스택들(601)(602)은 시스템 제어기 장치에 결합된 어드레스 저장 레지스터들 이다. 어드레스 셀렉터(603)는 CPU와 무효 데이타 어드레스 스택들(601)(602)에 연결된다. 어드레스 셀렉터(603)는 캐쉬 디렉토리(604), 캐쉬어드레스 레지스터(601)및 비교기(606)에 연결된다.
비교기(606)는 캐쉬 디렉토리(604), 인코오더(607)는 캐쉬 레벨 레지스터(608)에 연결된다. 제어장치(605)는 각각의 동작들을 정합하고 조정하기 위해 기능장치들의 각각에 연결된다.
본 발명을 따른 양호한 실시예의 동작을 설명한다.
CPU는 주 메모리로 부터 정보(판독 코맨드)를 요청할 수 있고, 또는 주 메모리내의 선택된 어드레스에 정보(기록 코맨드)를 저장할 수도 있다. "판독" 및 "기록" 명령 신호는 코맨드를 출력하는 CPU에 결합된 캐쉬 메모리에 인가된다. "판독" 코맨드는 코맨드의 일부로서 CPU에 의해 제공되는 어드레스를 사용해서 캐쉬 디렉토리내의 탐색을 시작한다. 그 어드레스는 주 메모리내의 특정 저장 위치를 식별한다. 만약, 주 메모리의 특정 저장위치에 기억된 정보 신호들이 캐쉬 메모리에서 사용이 가능하다면, 캐쉬 메모리에 저장된 그 신호군은 CPU에 전송되고, 주 메모리부터 신호군들을 요청하는 것은 종료 되지 않는다.
만약, 그 신호군이 주 메모리 어드레스에 대한 캐쉬 디렉토리 탐색에 의해서 결정된 바와같이 캐쉬 메모리에서 검출되지 않으면, "판독" 코맨드는 시스템 제어장치에 전송되고, 그리고 주 메모리에 전송된다. CPU에 의해 제공된 주 메모리 어드레스에 의한 신호군은 시스템 제어기 장치를 거쳐서 CPU로 전송한다. 주 메모리에서 CPU로 전송된 신호군들은 일반적으로 캐쉬 메모리에 기억되고, 이러한 신호들을 추출시키는 주 메모리의 어드레스는 캐쉬 디렉토리에 기억된다. 따라서, 이러한 신호군들이 또 다른 동작에서 요구될 때, 이러한 신호들은 이제 캐쉬 메모리 장치에서부터 CPU로 전송할 수 있도록 사용이 가능하다.
CPU에 의해 개시된 "기록" 코맨드의 기간중에, 주 메모리에 기입된 신호군의 주메모리 위치 어드레스가 캐쉬메모리 디렉토리에서 검출된다면 주 메모리에 기입된 상기 신호군은 캐쉬 메모리 장치에 기억될 수 있다.
데이타 처리 결과에 있어서의 불일치를 방지하기 위해서, 캐쉬 메모리 장치에 기억된 모든 정보 신호군은 주 메모리에 기억된 해당 신호군을 반영해야 한다. 주 메모리 위치에 관련된(예컨데 주 메모리 우치 어드레스를 통해서)캐쉬 메모리 장치내의 정보 신호군과 그 주 메모리 위치에 존재하는 실제의 정보 신호가 달라지는 결과를 초래하는 몇몇의 활동들이 발생할 수 있다. 예를들어, 캐쉬 메모리에 저장되고 캐쉬 메모리에서 주 메모리 위치 어드레스에 의해 식별되는 정보를 우선적으로 포함하는 그 주 메모리 위치에 있는 정보 신호군의 새로운 정보를 기억하게 된다. 그러나, 이 위치에서의 정보 신호군들은 CPU(11)에 결합된 캐쉬 메모리 장치(21)에도 기억될 수 있다. 캐쉬 메모리 장치(21)내의 데이타는 반듯이 새롭게 되거나 또는 연관된 CPU에 사용이 불가능하게 된다.
양호한 실시예를 따른 캐쉬 메모리 장치의 동작은 다음 도면 제2a도 및 제2b도를 참조하면 이해될 수 있다. 캐쉬 디렉토리(202)나 캐쉬 저장장치(201)의 n＋m2진 비트들(여기서, n과 m은 정수)을 포함하는 어드레스를 가진 주 메모리 위치의 어드레스는 2처리에 의해서 식별된다. 어드레스 신호군의 n비트들은 그것에 연관된 메모리 장치내의 물리적 위치를 갖는다. n비트의 신호를 인가하는 것에 의해서 관련된 물리 위치를 활성화 한다. 그러나, 메모리 장치의 물리적 위치는 다수의 레벨들, g를 포함한다. 캐쉬 디렉토리나 캐쉬 저장 장치에 인가된n비트들은 어느 한 장치내의 g레벨들을 어드레스한다. 캐쉬 디렉토리내의 g레벨들 각각은 m비트들의 2진 데이타를 기억할 수 있고, n비트들과 함께 주 메모리 어드레스 신호군을 완전히 정의한다. 캐쉬 데이타 메모리에 있어서, n비트데 의해 식별된 캐쉬 디덱토리의 레벨중 한 레벨에 기억된 m비트들의 조화에 n개의 비트들을 더한것은 캐쉬 저장 장치에 기억된 주 메모리 신호군의 어드레스를 정의한다 캐쉬 저장 장치는 캐쉬 디렉토리와 유사한 방법으로 구성된다. n비트 신호들은 캐쉬 디렉토리내의 g레벨들과 1대 1로 관계되는 저장 레벨군 g를 정의하고, 주 메모리 위치의 신호군은 주 메모리 어드레스와 연관된 캐쉬 디렉토리 내의 레벨에 해당하는 캐쉬 저장 장치 레벨에 기억되게 된다.
이러한 배경설명을 근거로 "판독동작"에 주목하면, 캐쉬 메모리 장치들 내의 주 메모리 어드레스의 m 비트에 n 비트를 더하는 것에 의해서 정의되는 데이타 신호군을 결정하기 위하여, n비트(레벨의 위치를 결정한다)는 캐쉬 디렉토리(202)와 캐쉬 저장 장치(201)의 어드레스 기구에 인가된다. 디렉토리에 있어서 레벨들 각각에 기억된 m 비트들은 비교기(203)에 인가되고, 주 메모리 어드레스의 해당 m비트들과 비교된다. 레벨들중 한 레벨 g가 주 메모리 어드레스와 동일한 m비트들을 갖을때, 캐쉬 저장 장치 내의 해당 레벨을 정의하는 신호들은 버스(213)를 거쳐서, 전송되고, 그 데이타는 버스(214)거쳐서 캐쉬 저장장치(201)로부터 판독된다. 만약, 상기 m비트들이 n비트들에 의해 결정된 레벨들중 어떤 레벨에 저장된다면, 이미 사용가능한 주 메모리의 신호군을 회수하는 불필요한 동작을 방지하기 위해 제어신호가 비교기에 의해 발생된다.
"기록동작" 있어서, 신호군이 저장될 주 메모리 어드레스의 m비트들이 캐쉬 디렉토리내의 레벨 g에 저장될때, 그 신호군 그자체는 캐쉬 저장장치내의 해당위치 g'에 기억된다. g 레벨들의 저장 장치는 주 메모리 어드레스의 m비트들 이외에도 제어 신호를 포함한다. 예를들면, 상기 제어신호는 레벨들이 그 레벨에 저장된 신호군들을 이미 가졌을 때, 정보를 g 레벨들에 기억 시키기 위해 치환 산법에 관계한다. 캐쉬 디렉토리에 기억된 한 제어신호는 제어 신호가 "풀(full)"을 지시할 때 유효데이타가 캐쉬 저장장치 내의 해당 레벨에 기억된것을 표시하고, 제어신호가 "엠프티(empty)"를 지시할때는 캐쉬 저장 장치내의 해당레벨이 비거나 또는 무효신호군을 포함 한다는 것을 표시하는 "풀"/"엠프티"신호이다. "풀"/"엠프티" 제어신호를 사용함으로써, 캐쉬 저장 장치에 기억된 무효신호군을 실제로 제거하거나 클릴어할 필요가 없게 된다.
양호한 실시예에 있어서, 주 메모리 어드레스 신호가 3상태 증폭기(302)에 인가될 때, 캐쉬 메모리 장치의 정상 동작이 진행한다. 주 메모리 어드레스의 m비트들은 스위치(301)을 통하여 5개의 메모리 저장장치의 어드레스부에 인가된다. 제3도에 도시된 실시예에는 4개의 저장장치에 해당하는 4개의 레벨(즉g＝4)이 존재한다. 5번째의 저장장치(322)는 4개의 레벨의 제어신호들을 기억하기 위해 배열되어 있다. 앞서 언급한 바와 같이, n비트들은 캐쉬 디렉토리내의 다수의 물리적 저장위치를 어드레스한다. 각 위치에는 n비트들이 기억될 수 있다.
양호한 실시예에 있어서, 저장장치는 2개의 단자 r 과 w를 포함하고, 이러한 단자는 정보신호군이 저장장치의 어드레스된 위치에 기억 되거나(w)혹은 저장장치의 어드레스된 위치로 부터 판독되는 (r)것을 결정한다.
특히 "판독" 동작동안, 3상태 증포기(314-317) 및 (309)들은 높은 임피던스 모드로 동작하고, n비트들에 의해서 정의된 각 저장장치 내의 위치에 존재하는 정보 신호군들은 비교기(328-221)들에 인가된다. 비교기들에 상기와 같이 인가된 m비트들은 스위치(307)에서 출력된 m비트들가 비교된다. 그리고, 저장장치(322) 내의 해당위치로 부터 풀"/"엠프티" 신호도 비교기에 인가된다. 만약, "풀"/"엠프티" 신호가 "풀"을 지시한다면, 비교동작이 발생할 수 있다. 만약, "풀"/"엠프티" 신호가 "엠프티" 지시한다면, 주 메모리 어드레스가 캐쉬 디렉토리에서 발견된다 할지라도, 캐쉬 저장 장채내의 데이타는 무효이고, 비교동작은 실시되지 않는다. 만약 "풀"/"엠프티" 신호가 유효데이타를 지시한다면, 그리고 만약 출력신호가 스위치(351)에 인가될때와 입력어드레스의 m비트들이 디렉토리 레벨중 한 레벨의 m비트들과 일치할 때, 메모리 장치(318-321)로부터 발생된다면, 레벨 인코오더(370)는 디렉토리 레벨을 캐쉬 저장 장치내의 해당레벨을 식별하고 활성화하는 어드레스 신호들로 변환한다(이것에 의해 원하는 신호군을 제공한다).
캐쉬 메모리의 레베중 한 레벨에서 기록 동작을 진행 시키기 위해 제어신호들은 3상태 증폭기(314-317)들을 낮은 임피이던스 상태로 동작 시켜서 상기 어드레스 신호군의 m비트들이 모든 데이타 단자들에 인가 되도록한다. m비트들은 모든 저장 장치(318-322)에 대해 특정 위치를 선택하지만, 제어신호들은 캐쉬 디렉토리 레벨 저장 장치들(318-322)의 w단자만을 활성화 하므로(저장 장치(322)는 항상 활성화되어 있음), 정보신호들은 저장장치들(318-321)중 기설정된 한개의 저장장치에만 기록되고, 제어신호들은 저장장치(322)에 기록된다.
무효 데이타가 캐쉬 메모리 장치에 기억되었는지를 결정하기 위해서, 한개의 어드레스가 3상 증폭기(301)를 통해서 판독된다.
무효 데이타의 주 메모리 어드레스가 존재하는지를 결정하기 위한 동작은 판독 동작과 유사하다. 캐쉬 메모리 장치 디렉토리의 레벨들중 한 레벨에 기억된 어드레스 신호군이 검출될 때, 주 메모리 어드레스를 포함하는 식별된 레벨에 상응하는 저장 장치(322) 내의 "폴"/엠프티" 신호는 무효 신호군이 식별된 레벨의 해당 위치에 있다는 것을 표시하고 있으면 변경된다.
레지스터(304)(313)(305)및 (306)은 본 발명의 실행에 중요하지 않은 캐쉬 메모리 장치내의 동작을 위한 정보 신호를 저장하는 일시 메모리로써 사용된다. 레지스터/카운터(303)는 어떤 유지기능에 사용된다. 패러티 발생기(308)(312)와 패러티 검사기(341)(342)(343)(344)(345)뿐만 아니라 AND 게이트(352)(353)(354)(355)는 캐쉬 메모리 디렉토리와 연관된 장비에 의해 처리되는 신호군의 신뢰성을 보증하는 데 사용된다. 제4도에 있어서, 캐쉬 디렉토리로 부터의 어드레스 신호들은 캐쉬 저장 장치내의 위치를 활성화 한다. 적당한 제어동작에 의해서 활성화되는 캐쉬 "기록"동작에 있어서, CPU 혹은 주 메모리 부터 출력된 신호군들은 스위치(403)를 통하여 기록 단자에 인가된다. 적당한 제어신호에 의해 활성화되는 "판독"동작중에는, 어드레스된 위치로 부터 출력된 캐쉬 저장 장치 신호군들이 스위치(407)에 인가된다. 또한, 스위치(403)에서 스위치(407)까지의 통로는 정보 신호들이 캐쉬 메모리를 완전히 바이패스해서, 주 메모리로 부터 CPU로 직접 나아가게 하는 것을 허락한다. 스위치(407)로부터의 신호군들은 스위치(418)와 케이팅 장치(419)를 거쳐서 CPU 실행 장치로 전송될 수 있거나 또는 스위치(411)와 스위치(409)를 거쳐서 CPU제어 장치로 전송될 수 있다. 레지스터(417)는 명령들은 CPU 제어장치에 기억시키기 위해 고속 저장 장소를 제공하는 명령 버퍼이다. 스위치(412)는 일반적으로 진단장치로 부터 신호들을 수신하고, 부품(415)(413)(414)및 (416)은 장치의 진단시험에 관계하고 있으나, 본 발명에서는 그 다지 중요하지 않다. 제5도에는 전형적인 캐쉬 메모리 장치의 사이클 2개가 도시되어있다. T0'에서 T1'까지는, 선태된 어드레스가 어드레스 레지스터(313)(제3도)에 렛치 된다. 또한 T0'에서 디렉토리와 캐쉬 저장 장치로의 액세스가 시작되어진다. T2'까지는 캐쉬 디렉토리 액세스가 완성되고, 캐쉬 메모리 내의 선택 주 메모리 어드레스를 갖는 신호군들의 위치를 호함하는 레벨이 식별된다. 레벨 식별이 설정되고, 해당 캐쉬 저장 장치로의 액세스가 식별된다. 캐쉬 저장 위치가 완전히 확인되면서 캐쉬 데이타 메모리 액세스는 완성되고 동작은 T0"에서 종료한다.
T1'에서, 신호군이 변경되고 현재 무효인 위치의 주 메모리 어드레스를 캐쉬 디렉토리에 인가하면, 3상태 증폭기(302)는 동작하지 않고, 3상태 증폭기(301)가 동작한다. T1'과 T0"사이에는 변경된 신호군의 주 메모리가 캐쉬 디렉토리에서 탐색된다. 만약, 어드레스가 캐쉬 디렉토리에서 발견되면, 레벨의 식별은 무효 데이타 어드레스 레지스터(306)에 기억된다.
만약, 주 메모리 어드레스가 검출되지 않으면, 다음 메모리 싸이클의 T1'에서, 무효 신호군의 후속 주 메모리 어드레스가 캐쉬메모리 장치인 인가된다. 만약, 무효신호군의 어드레스가 발견된다면, T1"에서 부터 시작하는 다음 후속 캐쉬 메모리 싸이클동안, 그 위치와 레벨에 대한 "풀"/"엠프티" 신호가 무효 데이타 어드레스 레지스터(360)를 3상태증폭기(309)에 연결시키는 것에 의해 "엠프티"로 설정된다. 무효 데이타의 어드레스가 발견 되었을 때는, 이전의 캐쉬 메모리 사이클동안 인가된 어드레스 신호들이 계속해서 인가된다. 이미 제6도를 참조해서 설명한다. 데이타 처리 시스템의 활동이 주 메모리 위치에 기억된 신호군들의 복제 사이의 불일치를 발생할 때, 이러한 활동의 식별결과에 따라 주 메모리 어드레스는 불일치를 확인 하는 SCU와 연결된 메모리 장치(즉, 601혹은 602)에 기억된다. 스택내에 기억된 어드레스는 제어장치(605)에 전달된다. 캐쉬 메모리 장치 싸이클의 제1기간중, CPU에 의해 발생된 어드레스는 어드레스설렉터(603)을 통하여 캐쉬 어드레스 레지스터와 캐쉬 디렉토리에 인가된다. m비트들은 다수의 레벨들중 한 위치를 식별하고, 그 다수 레벨들의 각 레벨의 내용은 비교기에 인가된다. 그 레벨의 내용은 어드레스의 m비트들이고, CPU 어드레스의 m비트들이 레벨위치의 m비트들과 비교될때, 비교기는 신호군들이 CPU 어드레스 신호들과의 동일 여부를 식별한다. 레벨 인코오더(607)는 캐쉬 저장 장치내의 레벨을 식별하고, 캐쉬 레벨 인코오더내의 그러한 레벨 식별 결과를 기억한다. 캐쉬 저장 장치가 레벨 인코오더에 의해 결정되는 방식으로 구성 되기 때문에, m비트들에 레벨위치를 더한것은 캐쉬 저장장치의 특정 신호군을 식별한다. 캐쉬 메모리 싸이클 즉, 캐쉬 싸이클의 제2기간동안, 그 레벨 식별 결과는 주 메모리 위치와 동일한 어드레스에 연관된 위치를 액세스하기 위해 m비트들과 함께 캐쉬 데이타 메모리에 사용된다. 캐쉬 메모리 장치의 타이밍 싸이클의 제2기간중, 캐쉬 디렉토리는 사용가능하다.
그 싸이클의 제2기간중, 제어장치는 저장장치(601)나 저장장치(602)내의 어드레스를 선택하고, 상기 어드레스(즉, m비트들)를 디렉토리의 어드레스부에 인가한다. 어드레스된 위치에서의 캐쉬 디렉토리 레벨들의 내용은 비교기(606)내의 저장 장치의 나머지 어드레스부와 비교된다. 만약, 일치가 검출되지 않는다면, 제어장치는 계속되는 캐쉬 메모리 싸이클동안 새로운 어드레스 탐색을 예상해서 저장 장치내의 다른 위치를 어드레스한다.
만약, 일치가 비교기에 의해 검출된다면, 저장 장치의 어드레스는 제어장치에 의해 변경되지 않는다. 무효 데이타 어드레스 일치 레지스터는 무효 어드레스를 갖는 레벨의 식별을 기억한다. 다음의 캐쉬 메모리싸이클의 제2기간동안에는 이전 싸이클에서 캐쉬 디렉토리에 인가된 어드레스(즉, m비트들)가 다시 인가된다. 제어장치는 디렉토리 장치의 저장장치를 "기록" 모드에 위치시키고, 식별된 레벨과 연관된 "풀"신호(캐쉬 데이타 메모리 장치의 유효 데이타를 지시하는 신호)는 "엠프티" 신호(유효 데이타는 캐쉬 장치내의 연관된 레벨에 저장되지 않는다는 것을 나타내는 신호)로 변하게 된다.
상기 설명은 양호한 실시예의 동작을 설명하는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 본 발명의 범위는 단지 점구범위에 의해서만 제한된다. 본 발명은 본 기술에 숙련되자에 의해 본 발명의 정신 및 범위내에서 다양한 변형이 가능하다.

Claims (4)

  1. 데이터 처리 시스템의 주 메모리에 기록된 데이터 엘리먼트에 대한 고속 액세스를 프로세서(11, 12)에 제공하는 캐쉬 장치는 상기 프로세서가 상기 데이터 엘리먼트를 저장하는 주 메모리내의 위치의 어드레스("액세스 어드레스")(제2b도)를 인가하여 상기 데이터 엘리먼트들중 어떤 특정 엘리먼트에 대한 액세스를 요청하는 경우에, i) 상기 각 데이터 엘리먼트들이 유효 데이터일때 주 메모리위치에 기억된 데이터 엘리먼트의 복제 데이터 엘리먼트들을 다수의 셀들에 기억시키는 데이터 저장장치(201)와, ii) 상기 데이터 저장 장치에 저장된 각 데이터 엘리먼트에 대한 어드레스 표시를 다수의 셀들에 기억시키는 디렉토리(202, 318-321)를 포함하고, 주 메모리 위치의 어드레스를 지시한 상기 어드레스표시는 상기 데이터 저장장치에 기억된 관련 복제 데이터 엘리먼트를 저장하고, 상기 디렉토리(322)의 각 셀은 유효 엘리먼트를 추가로 저장하고, 상기 유효 엘리먼트는 데이터 저장 장소내의 관련 데이터 엘리먼트가 관련 주 메모리 위치내의 데이터 엘리먼트의 유효 복제라는 것을 나타내는 제1상태와 상기 관련 데이터 엘리먼트가 유효 복제가 아니라는 것을 나타내는 제2상태 일때 사용되지 않고, 상기 프로세서가 데이터 엘리먼트에 대한 액세스를 요청할때, 액세스 어드레스가 상기 디렉토리에 인가된 경우에(211, 302), 상기 캐쉬 장치는 연속적인 2페이즈로 i) 우선 제1페이즈에서는 상기 디렉토리의 내용이 액세스 어드레스에 해당하는 어드레스 표시에 대해 탐색 되어지고 만약, 그러한 관련 어드레스가 검출되고 관련 유효 엘리먼트가 제1상태에 존재하면, 신호("히트신호")가 발생되고, ii) 제2페이즈에서는 상기 히트 신호가 발생된 경우에는 관련데이터 엘리먼트가 요청한 프로세서에 배달되어야 하기 때문에 데이터 저장 장치(407)로부터 회수되지만, 히트 신호가 제1페이즈에서 발생하지 않은 경우에는 액세스 어드레스가 요청된 데이타 엘리먼트를 얻기 위해 주 메모리로 전송되도록 전행 시키는 캐쉬 장치에 있어서, 상기 데이터 처리 시스템내의 디바이스가 관련 주 메모리 위치의 내용을 변경시킬때 상기 캐쉬 저장 장치의 어느 셀의 내용을 무효로하는 장치가 a) 내용이 변경된 주 메모리 위치와 주 메모리 어드레스("무효 어드레스")를 공급하는 수단(301, 601, 622), b) 상기 디렉토리가 무효 어드레스에 해당하는 어드레스표시에 대해 탐색되도록 그리고 그 어드레스 표시가 검출되면 무효 데이터 엘리먼트가 데이터 저장장치에 존재하고 있다는 것을 표시하기 위해 신호가 발생될 수 있도록, 상기 제2페이즈들중 한 페이즈중 상기 무효 어드레스를 상기 캐쉬 장치에 인가하는 수단(307, 314-317, 603)및 c) 검출된 어드레스 표시를 저장하는 디렉토리 셀(392)내의 유효 엘리먼트를 제2상태로 변경시키기 위하여 상기 표시 신호 발생에 응답하는 무효화 수단(605)을 구비하는 것을 특징으로 하는 캐쉬 장치.
  2. 제1항에 있어서, 상기 무효화 수단은 상기 한개의 제2페이즈 바로 다음에 오는 제2페이즈동안 상기 유효 엘리먼트를 제2상태로 가변시키도록 동작하는 것을 특징으로 하는 것을 특징으로 하는 캐쉬 장치.
  3. 제1항에 있어서, 상기 디렉토리와 상기 데이터 저장 장치의 각 셀들은 다수의 레벨들을 구비하고, 상기 데이터 장치의 각 레벨은 데이터 엘리먼트를 기억하고 상기 디렉토리의 각 레벨(318-322)은 데이터 저장 장치의 관련 레벨에 저장된 데이터 엘리먼트에 대한 어드레스 표시를 기억하고 ; 제1페이즈 다음의 제2페이즈 동안 히트신호가 발생되는 경우에 상기 레벨표시는 데이터 엘리먼트가 회수되는 상기 데이터 저장 장치내의 그 레벨을 표시하기 위해 상기 데이터 저장 장치에 인가되는 것을 특징으로 하는 캐쉬 장치.
  4. 제12항에 있어서, 상기 무효화 수단은 상기 한대의 제2페이즈 바로 다음에 오는 제2페이즈 동안 유효엘리먼트를 제2상태로 변화시키도록 동작하는 것을 특징으로 하는 캐쉬 장치.
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