JPS5823375A - デ−タ−処理システムにおけるキヤツシユの選択的クリア方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明の分野 この発明は一般に、データ処理システムおよび特に、１
固々の中央処理装置が一般にキャッジ−メモリと呼ばれ
ている一時記憶装置を含むデータ処理システムに関する
。

先行技術の説明 キャッシュメモリは情報信号の一時記憶のための比較的
小容量な、高速記憶装置である。

キャッジ−メモリはそこに記憶される情報信号はその情
報信号がデータ処理システムの主メモリ□から直接転送
されるときよりも高速に関連する中央処理装置によって
アクセスされうるような方法で一般に実施される。

中央処理装置による情報信号の高速アクセスが可能のた
め、中央処理装置によってしばしば使用される情報信号
は主メモリ装置に記憶され、キャッシュメモリに複製さ
れる。それによって、中央処理装置（以下、ＣＰ’Ｕと
いう）の性能を改良する。

したがって、ＣＰＵが情報信号の選択群を要求すると、
キャッシュメモリの一部を形成し、キヤ。

シーメモリに記憶された情報信号の各有効群の主メモリ
アドレスと等しいアドレスを含むディレクトリは最初、
調査され、もし所望の情報信号がキャッシュメモリに記
憶されていると決定されるならば次に、情報信号は主メ
モリ装置をアクセスしないで、キャッンーメモリから中
央処理装置に転送される。もし、選択信号群がキャッジ
−メモリ装置にないならば、次にこれらの信号群を含む
ロケーションが主メモリ装置からＣＰＵに転送される。

キャッジ−メモリ内へ情報信号群を記憶するのに１史用
される技法に従ってＣＰＵに転送される情報信号は主メ
モリ装置からＣＰＵへの転送中、キャソンユメモリに記
憶される。

多数の周辺装置と同様に多数の処理装置が主メモリにア
ク、セスができるため、現在、主メモリの所定のロケー
７ョンのｔ＋’を報信号群は変更することがある。その
結果として、主メモリロケーションアドレスと等しいア
ドレスによってのみＣＰＵに識別されるキャッジ−メモ
リ装置における情報信号群はもはや、その主メモリロケ
ーションでの実際情報信号を正確に表わしていない。

相異るデータセットが等しいデータセット（すなわち、
信号が記憶される主メモリロケーションのアドレス）と
して識別されるとき生じうる不一（１３） 致を避けるため、主メモリロケーションに現在記憶され
ているデータが正しいデータと仮定される。

信号群が独立に変更される主メモリロケーションアドレ
スを有するキャッジ−メモリの情報信号はデータ処理シ
ステムの関連するＣＰＵに使用不可能であるようにする
。

主メモリ装置のデータの変更動作が識別されるときはい
つでも、この目的を達成することができる動作はすべて
のキャノン−メモリの内容が複数のＣＰＵに使用不可能
であるようにするキャノン−メモリクリア動作である。

しかしながら、キャッジ−メモリ装置の有効データおよ
び無効データが無差別に複数のＣＰＵに使用率ｕＪ能で
あるようにするため、このプロセスは明らかに役に立た
ない。

主メモリのデータを操作するとき、多くのデータ処理シ
ステムはセグメンテーションおよびベージイング技術を
利用する。・ 主メモリのセグメント（あるいは、ポーション）はいく
つかの選択された関係を有する情報信号群（１４） を錠前する。

主メモリセグメントは情報信号群（すなわち、予定され
たディメンジョンの関連するセグメント群）であるペー
ジにさらに分割される。

したがって、選択されたページアドレスの情報１−号は
主メモリを伴う動作によって変更されうるとき、ページ
アドレスによる情報信号を記憶するキャッジ−メモリ装
置において、キャッシュメモリ装置に記憶される選択ペ
ージアドレスを有する関連する情報信号は複数のＣＰＵ
に使用不可能であるようにする。

再び、この種の無効なキャッシュメモリ信号群は、キャ
ッシュメモリ蓄積ロケーションクリア機構が不十分なた
め、役に立たない。

キャッシュメモリ装置に実際のディレクトリロケ−／ヨ
ンを複製するディレクトリを提供することもまた可能で
ある。

特定なアクティビティが主メモリで実行されると、デー
タ処理システムは複製ディレクトリを検査し、関連する
キャッシュメモリ蓄積ロケーションに記憶される信号群
は主メモリ動作によって影響を及ぼされうるかどうかを
決定することができる。次に、キャッシュメモリの内容
の有効性が妥協すれるエベントにおいて、関連する複製
ディレクトリからの信号に応答して、実際のキャッンー
メモリ蓄積ロケーションの内容は、主メモリ動作によっ
て妥協される情報信号はもはやデータ処理システムの影
響を受ける複数のＣＰＵに使用可能でないように変更さ
れる。

キャッシュメモリの内容の確度を保証するこの方法は多
数の付加装置が必要である。

この発明の目的 この発明の目的は改良したデータ処理システムを提供す
ることにある。

この発明の他の目的はデータ処理システムの各プロセッ
サに結合されている各キャッシュメモリのためにクリア
する改良したキャッシュメモリを提供することにある。

この発明のさらに特定の目的は、選択されたメモリ動作
が主メモリアドレスによって識別されるキャ、／ユメモ
リ装置内のある情報信号群の主メモリ■」ケーションを
アドレスしたとき、キャツンユメモリに記憶されている
情報信号群を関連するＣＰＵに対し使用不可能であるよ
うにするデータ処理システムの各キャッシュメモリ装置
のためにキャッンークリアをすることにある。

この発明の他の特定の目的はキャッシュメモリ装置の正
規の動作を中断しないで、キャッシュメモリ装置の選択
ロケーションのクリアをすることにある。

この発明のさらに他の特定の目的はある選択動作がある
１つの主メモリアドレスを含むときその主メモリアドレ
スによって識別されるあるキヤノンユメモリロケーソ・
カン中の信号群を無効にすることにあり、その無効プロ
セスは、そのキャッシュメモリ装置のディレクトリが通
常のキャッシュメモリ装置の動作のために必要でないと
きタイミングサイクル部分の間前記のキャッシュメモ１
ノ、装置のディレクトリだけを含むものである。

（１７） 要　　　約 この発明の前記の目的、および他の目的は、キャッシュ
ディレクトリおよびキャッジ−蓄積装置を有し、単一の
キャッシュメモリタイミングサイクル中にキャッシュデ
ィレクトリで２つの動作を実行するための１装置を備え
たキャッシュメモリ装置によって達成することができる
。

キャッシュメモリタイミングサイクルの第１の部分の間
、キャッシュメモリ装置のディレクトリ検索は通常のキ
ヤ、シュ゛読出し”あるいは゛書込み”動作中実行され
る。

キャッシュメモリタイミングサイクルの第２の部分にお
いて、通常のキャッシュメモリ装置の”　ｔｉｃ、出し
”ディレクトリ検索の結果がそのキャッンーメモリ装置
を含む動作あるいはいくつかの使用されないキャッシュ
タイミングサイクルに用いられている時、第２のキャッ
シュメモリ装置のディレクトリ検索は選択された主メモ
リ動作の部分としてアドレスされたばかりの主メモリロ
ケーションに記憶されている情報信号群が現在、そのキ
（１８） ャ、ンーメモリ装置にあるかどうかを決定するために実
行される。

主メモリの選択動作によってアドレスされたデータがキ
ャッジ−メモリ装置に記憶されていることが検出される
ならば、次のキャッシュメモリタイミングサイクルの第
２の部分中キャッシュメモリ装置に記憶される情報信号
群を無効にするような装置６が提供きれる。

この発明のこれらの特徴および他の特徴は図面と共に下
記の説明を読むことによって理解される。

好ましい実施例の説明 第１図を説明すると、データ処理システムの基本構成が
示されている。

中央処理装置（ＣＰＵ　）　１１はバス１０１を介して
、／ステム制御装置（以下、ＳＣＵという）１３に結合
され、かつバス１０３を介してＳＣＵ　１４に結合され
る。

ＣＰＵ　１２はバス１０２を介して、ＳＣＵ　１４に、
バス１０４を介してＳＣＵ　１３にそれぞれ結合される
。

ＳＣＵ　１３はバス１０５を介して主メモリ１５に、バ
ス１０７を介して入出力装置（以下、ｌ１０Ｕという）
１７に、バス１１０を介してｌ１０Ｕ　１８にそれぞれ
結合される。

ＳＣＵ　ｌ　４はバス１０６を介して主メモリ１６に、
バス１０８を介してｌ１０Ｕ　１８に、バス１０９を介
してｌ１０Ｕ　１７にそれぞれ結合される。

１１０Ｕ　１７およびｌ１０Ｕ　１８はバス１１１〜１
１７を介して複数の周辺装置に結合することができる。

キャッシュメモリ２１１４ＣＰＵ１１の一部であり、キ
ャッシュメモリ２２はＣＰＵ　１２の一部である。

他の実施例において、データ処理装置は１″：）あるい
は複数のＣＰＵのどちらかで作動できる単一のＳＣＵを
有することが−できる。

次に、第２ａ図を説明すると、好ましい実施例によるキ
ャップ−メモリ装置の概略図が示されている。アドレス
信号群はデータバス２１’ｌを介してキャッジ−ディレ
クトリ２０２、キャッシュ蓄積装置２０１、比較器２０
３に加えられる。

データ信号群はデータバス２１２を介してキャッシュメ
モリ装置２０１に加えられ、バス２１４を介してキャッ
シュ蓄積装置２０１から引き出すことができる。

キャッシュディレクトリの出力信号はバス２１５を介し
て比較器２０３に加えられる。比較器２０３の出力信号
はバス２１３を介してキャッジ−蓄積装置２０１に加え
られる。制御信号２１０は動作モードを選択し、キャッ
シュメモリ装置の個々の部分の動作を整合するようにキ
ャッジ−ディレクトリ２０２、比較器２０３、キャッシ
ュ蓄積装置２０１に加えられる。

比較装置からの信号は制御装置に加えられる。

第２ｂ図は、好ましい実施例におけるアドレス信号群を
示すものである。このアドレス信号群はキャッシュメモ
リ装置に記憶場所を割りつけられたレベル群の物理的ロ
ケーションを指示するｎビットおよびキャッシュメモリ
ロケーションのレベルの１つに記憶され得るｍビットに
分割できる。

第３図を説明すると、キャッシュメモリ装置のディレク
トリ２０２、比較装置２０３および関連（２１） する装置の概略図が示されている。

３状態のドライバー３０１および３０２の出力端子はレ
ジスタ３０４、レジスタ３０５、レジスタ３０６、スイ
ッチ３０７およびスイッチ３１０に結合されている。

レジスタ／カウンタ３０３の出力端子もスイ。

チ３１０に結合されている。レジスタ３０５の出力端子
はスイッチ３１１およびスイッチ３１０に結合されてい
る。一方、レジスタ３０６の出力端子はスイッチ３１０
に結合されている。

レジスタ３０４の出力端子はスイッチ３０７に結合され
ている。スイッチ３０７の出力端子はレジスタ３１３、
パリティ発生器３１２．３状態増幅器３１４，３１５，
３１６，３１７および比較器３２８．３２９．３３０．
３３１に結合されている。

レジスタ３“１３の出力端子はスイッチ３１１に結合さ
れ、スイッチ３１１の出力端子はキャッシュ蓄積装置に
結合されている。

スイッチ３１０の出力端子はディレクトリメモ（２２） リ装置３１８，３１９，３２０，３２１，３２２のアド
レス端子に結合されている。３状態増幅器３１４の出力
端子はメモリ装置３１８、パリティ比較器３４１、スイ
ッチ３５１１比較器３２８のデー゛夕端子に結合されて
いる。３状態増幅器３１５の出力端子はメモリ装置３１
９、パリティ比較器３４２、スイッチ３５１１比較器３
２９のデータ端子に接続されている。

３状態増幅器３１６の出力端子はメモリ装置３２０１パ
リテイ比較器３４３、スイッチ３５１、比較器３３０の
データ端子に加えられている０３状態増幅器３１７の出
力端子はメモリ装置３２１、パリティ比較器３４４、ス
イッチ３５１１比較器３３１のｒ−夕端子に加えられて
いる。

パリティ発生器３０８の出力端子は３状態増幅器３０９
に結合されている。３状態増幅器３０９の出力端子はメ
モリ装置３２２、パリティ比較器３・１５、比較器３３
１、比較器３３０、比較器３２９、比較器３２８に結合
されている。

パリティ比較器３４５の出力端子は論理オアゲート３５
２，３５３．３５４．３５５の入力端子に結合きれてい
る。

パリティ比較回路３４４の出力端子は論理オアゲート３
５２に結合され、パリティ比較器３４３の出力端子は論
理オアゲート３５３に結合され、パリティ比較器３４２
の出力端子は論理オアゲート３５４の入力端子に結合さ
れ、パリティ比較器３４１の出力端子は論理オアゲート
３５５の入力端子に結合されている。

比較器３２８、比較器３２９、比較器３３０、比較器３
３１、論理オアケ　ｌ’３５５、論理オアゲート３５４
、Ｍ理オアゲート３５３、論理オアゲート３５２は無効
データアドレスレジスタ′３６０の入力端子およびレベ
ルエンコーダ３７０の入力端子に結合されている。

次に第４図を説明する。スイッチ４０２の出力端子はス
イッチ４０８、スイッチ４０３およびダート装置４０４
の入力端子に結合されている。

り”　−ト４０４の出力端子はケゝ−ト装置４０５の入
力端子に結合され、ゲート装置４０５の出力端子はスイ
ッチ４０３の入力端子に結合されている。

スイッチ４０３の出力端子はキャッシュメモリ装置４０
６のデータ端子およびスイッチ４０７の入力端子に結合
されている。一方、スイッチ４０７の出力端子はスイッ
チ４１Ｏ、レジスタ４１７およびゲート装置４１９に結
合されている。スイッチ４１２の出力端子はスイッチ４
１５の入力端子に結合されている。スイッチ４１５の入
力端子はダート装置４１３の入力端子およびり８−ト装
置４１４の出力端子に結合式れている。スイッチ４１５
の出力端子はキャッンユメモリ装置４０６およびスイッ
チ４１６の端子に結合される。スイッチ４１６の入力端
子はメモリ装置４０６の出力端子に結合されている。一
方、スイッチ４１６の出力端子はレジスタ４１７および
スイッチ４１０に結合されている。

スイッチ４１０の出力端子はスイッチ４０８、スイッチ
４１１、スイッチ４１８に結合される。

レジスタ４１７の出力端子はスイッチ４１１に結合きれ
ている。

（２５） 第５図には、２つの連続するキャッジ−メモリサイクル
が示されている。各キャッシュメモリサイクルはキャッ
ジ−ディレクトリ検索およびキャッシュ蓄積装置アクセ
スからなるキャッシュメモリサイクル中のシーケンスを
示している。

更に、無効データ奪合むアドレスのためのキャッンーデ
ィレクトリ検索の関係も示されている。

第１のキャッシュメモリサイクル中無効データを含むア
ドレスが識別されると、そのデータは次のキャッシュメ
モリサイクルの間にキャッシュメモリ装置から“′クリ
ア”される。

第６図を説明する。タイミング線図に対するこの発明の
装置に関連する装置の一般的な図が示されている。無効
データアドレススタ、り６０１および６０２はシステム
制御装置に結合されたアドレス蓄積レジスタである。ア
ドレスセレクタ６０３は中央処理装置および無効蓄積ア
ドレススタック６０１および６０２に結合される。アド
レスセレクタ６０３はキャッシュディレクトリ６０４、
キャソシュアドレスレソスタ６１０および比較器（２６
） ６０６に結合されている。比較器６０６はキャッ／ユデ
ィレクトリ６０４、エンコーダ６０７、および無効デー
タレソスタ６０９に結合されている。

工、／コー＄６０７ハキヤツシユレベルレノスタ６（）
８に結合されている。制御装置６０５はそれぞれの動作
を整合し、タイミングをとるための他の機能装置の各々
に結合されている。

次に、好ましい実施例の動作を説明する。

中央処理装置は主メモリから情報をリクエストすること
（リードコマンド）ができ、また選択アドレスで主メモ
リに情報を記憶すること（ライトコマンド）ができる。

リードおよびライトコマンド信号はコマンドを出すＣＰ
Ｕに関連するキャッシュメモリに加えられる。リードコ
マンドはコマンドの部分としてＣＰＵによって提供され
るアドレスを用いてキャッシュブイレフ）　ＩＪにおけ
る検索を始める。そのアドレスは生メモリの特定の蓄積
ロケーションを識別する。

もし特定の主メモリ蓄積ロケーションに記憶されている
情報信号がキャッシュメモリ中にあるならば、キャッジ
−メモリに記憶されているその信号群はＣＰＵに転送さ
れ、主メモリからの信号群のためのリクエストは完了さ
れない。

もしその信号群が主メモリアドレスのためのキャッジ−
ディレクトリ検索によって決定されるように、キャッシ
ュメモリで検出されないならば、リードコマンドは７ス
テム制御装置に転送され、それから主メモリに転送され
る。中央処理装置によって提供された主メモリのアドレ
スによる信号群はシステム制御装置を介して中央処理装
置に転送芒れる。加うるに、主メモリからＣＰＵに転送
された信号群は一般にキャラツーメモリに記憶され、こ
れらの信号が引き出された主メモリのアドレスはキャッ
シュディレクトリに記憶される。従って、これらの信号
群が他のオペレーションで必要とされるとき、これらの
信号はキャッシュメモリからＣＰＵへ転送するように使
用可能である。

ＣＰＵによって始動されたライトコマンドの期間中に、
主メモリに書込まれた信号群の主メモリロケ−／ヨンア
ドレスがキャッシュメモリディレクトリ中で検出された
ならば主メモリに書込まれた前記信号群はきらにキャッ
シュメモリ装置にも記憶嘔れることができる。

データ処理結果の不一致を避けるために、キャッシュメ
モリ装置に記憶されている情報信号群のすべてが主メモ
リに記憶されている対応する信号群を表わしているべき
である。

いくつかのアクティビティでは主メモリロケーションに
関連しｆｃ（例えば主メモリロケーションアドレスを通
して）キャッジ−メモリ装置中の情報信号群がその主メ
モリロケーションにある実際の情報信号と異なるという
ことが生じ得る・例えばキャッシュメモリに蓄えられ、
キャッシュメモリ中で主メモリロケーションアドレスに
よって識別される情報を先に有していたその主メモリロ
ケーションヘ、周辺装置の１つからのデータがＳＣＵを
介して転送され得る。

同様に、例えば、第１図のｃｐｕ　ｉ　２が主メモリ１
５に関するライトコマンドを生じると、関連す（２９） るキャッシュメモリ装置２２はその主メモリ１５のロケ
ーションにある情報信号群の更新板を記憶する。

しかしながら、このロケーションからの情報信号群は更
に、ＣＰＵに関連したキャッジ−メモリ装置２１にも記
憶される。

キャッジ−メモリ装置２１のデータは関連するＣＰＵを
更新するかあるいはＣＰＵに使用不可能であるようにす
るかどちらかであるようにしなければならない。

好ましい実施例によるキャッシュメモリ装置の動作は下
記のように第２ａ図および第２ｂ図に関して理解される
ことができる。

キャッシュディレクトリ２０２あるいはキャッシュ蓄積
装置２０１のｎ十ｍビット（ただし、ｎおよびｍは整数
）を含むアドレスを有する主メモリロケーションアドレ
スは２つのプロセスによって識別される。アドレス信号
群のれど、トはそれに関連するメモリ装置に物理ロケー
ションを有する。ｎビットの信号を印加することによっ
て、関（３０） 連する物理ロケーションを作動すせる。

しかしながら、メモリ装置の物理ロケーションは複数の
レベルｇを含む。

したがって、キャッシュディレクトリあるいはキャッシ
ュ蓄積装置のどちらかに加えられたｎビットはどちらか
の装置のｇレベルをアドレスする。

キャツンユディレクトリのｇレベルの各々はｎビットと
共に完全に主メモリアドレス信号群を定義する２進デー
タのｍビットを記憶できる。

キャッンユデータメモリにおいて、ｎビットとそのｎビ
ットによって識別場れるキャッシュディレクトリのレベ
ルの１つに記憶されるｍビットとの組み合せはキャッジ
−蓄積装置に記憶される王メモリ信号群のアドレスを定
義する。

キャッシュ蓄積装置はキャッジ−ディレクトリと同じ方
法で構成される。ｎビット信号は、キャノ／ユディレク
トリのｇレベルとｌ対ｌの対応がある蓄積レベル群ｇを
定義する。そして主メモリロケーションの信号群は主メ
モリアドレスに関連するキャッシュディレクトリのレベ
ルに一致するキャッジ−蓄積装置のレベルに記憶される
。

このような背景のもとに読出動作に注目すると、キャッ
シュメモリ装置の主メモリアドレスのｍビット＋ｎビッ
トによって定義されるデータ信号群を決定するためにｎ
ビット（レベルの゛ロケーションを定義する）はキャッ
シュディ、レフトリ２ｏ２およびキャッシュ蓄積装置２
０１のアドレス機構に加えられる。ディレクトリにおい
て、ｇレベルの各々に記憶されたｍビットは比較器２０
３に加えられ、主メモリアドレスの対応するｍビットド
比較される。

レベルｇ′の１つが主メモリアドレスト同−Ｔ　（７）
　ｍビットを有するとき、キャッシュ蓄積装置内の対応
するレベルを定義する信号がパス２１３を介して転送さ
れ、データはバス２１４上にキャッシュ蓄積装置２０１
がら読出される。もし上記ｍビットかｎビットで定義さ
れるレベルのいずれかに記憶されているならば、そのと
きは主メモリのロケーションの信号群を検索するという
不必要な動作を防ぐために、比較器２０３によって１つ
の制御信号が発生される。

潜込み動作において、信号群が記憶されるべき十メモリ
アドレスの富ビットがキャッシュディレクトリ内のレベ
ルｇ′に記憶されるとき、信号群それ自身はキャッンユ
蓄積装置内にある対応するロケーションｇ′に記憶され
る。

主メモリアドレスのｍビットに加えて、ｇレベルの蓄積
装置は制御信号を含むことができる。

例えば、その制御信号は、レベルｇがすでにそこに記憶
された信号群を有するとき、情報をそのｇレベルに記憶
するための置換アルゴリズムに関する。

キャッンユディレクトリに記憶される１つの制御信号は
、制御信号が“′満杯”を表示しているとき、有効デー
タがキャッジ−１蓄積装置内の対応するレベルに記憶さ
れているということを表示する゛満杯”／゛′空き”信
号である。しかしながら、制御信号が°゛窒″表示して
いるとき、キャッシュ蓄積装置の対応するレベルは“空
き”であるがあるいは無効信号群を含むも・のどちらか
である。

（３３） “満杯”／″′空き”制御信号要素を使用することはよ
って、キャッシュメモリ装置に記憶されている無効な信
号群を物理的に取除いたシ、あるいはクリアする必要が
なくなる。

好ましい実施例において、主メモリアドレス信号が３状
態増幅器３０２に加えられると、キャッジ−メモリ装置
の通常の動作が進行する。主メモリアドレスのｍビット
はスイッチ３１０を通して５つの蓄積装置（キャッシュ
ディレクトリ）のアドレス部に加えられる〇 第３図に示されている実施例において、４つの蓄積装置
に対応する４つのレベル（すなわち、ｇ二４）がある。

第５番目の蓄積装置３２２は４つのレベルのための制御
信号を記憶するために配置される。前記のｎビットはキ
ャッシュディレクトリの複数の物理的蓄積ロケーション
をアドレスする。ｎビットは各ロケーションに記憶され
ることができる。

好ましい実施例において、蓄積装置は２つの端子ｒおよ
びＷを有し、これらの端子は情報信号群（３４） が蓄積装置のアドレスされたロケ−ショア　Ｋ、　記憶
されるか（Ｗ）あるいは蓄積装置のアドレスされたロケ
ーションから読み出されるが（ｒ）を決定するものであ
る。

特Ｌ・ζ、読出し動作中、３状態増幅器３１４−３１７
および３０９は高インピーダンスモードであり、ｎビッ
トによって定義された各蓄積装置内のロケーションにあ
る情報信号群は比較器３２８−２２１に加えられる。比
較器３２８−２２１にそのように加えられたｍビットは
スイッチ３０７がらのｍビットと比較される。加うるに
、蓄積装置３２２内の対応するロケーションからの゛′
満杯”／″空き１６号もこれらの比較器に加えられる。

もし°”満杯”／″空き”信号が°′満杯＃を表示して
いるならば、比較が行なわれる。

もし゛′満杯”／°′空き”信号が゛空き″信号を表示
しているならば、たとえ主メモリアドレスがキャｙ　’
／−７’インクトリで検出されたとしても、キャッジ−
蓄積装置のデータは無効であシ、比較は行なわれない。

もし６満杯”／°゛空き”信号が有効データを表示する
ならば、そしても１出力信号が、スイッチ３５１に加え
られるときおよび入力アドレスのｍビットがディレクト
リレベルの１つのｍビットと一致するとき、メモリ装置
３１８−３２１から生じるな−らば、レベルエンコーダ
３７０はディレクトリレベルを、キャッシュ蓄積装置内
の対応するレベルを識別し付勢するアドレス信号に変換
する（これによって、所望の信号群を提供する）。

キャッシュメモリのレベルの１つへの書込み動作のため
、制御信号は、このアドレス信号群のｍビットがすべて
のデータ端子に加えられるように、３状態増幅器３１４
−３１７を低インピーダンス状態にする。ｍビットはす
べての蓄積装置３１８−３２２のための特定なロケーシ
ョンを選択するがし力１し、制御信号は、情報信号が蓄
積装置３１８−３２１の前もって選択された１つにたけ
書き込まれ、制御信号が蓄積装置３２２に書き込まれる
ように、キャノンエディレフトリレベル蓄積装置３１８
−３２１の１つのＷ端子だけを作動する（蓄積装置３２
２は常に作動される）。

無効データがキャッシュ蓄積装置に記憶されているかど
うかを決定するために、１個のアドレスか３状態増幅器
３０１を通して読み出される。

無効データの主メモリアドレスがあるかどうかを決定す
るための動作は読み出し動作と同じである。アドレス信
号群がキャッシュメモリ装置のディレクトリのレベルの
１つに記憶されていることが検出されると、主メモリア
ドレスを含む識別されたレベルに対応する蓄積装置３２
２の６満杯ン°°空き″信号は、無効信号群が識別され
たレベルの対応するロケー７ョンにあることを表示して
いると変更される。

レソスタ３０４，３１３，３０５および３０６はこの発
明の実施に重要でないキャッシュメモリ装置内の動作の
ための情報信号を蓄積する一時メモリとして使用するも
のである。

レノメタ／カウンタ３０３はある保守機能で使用逼れる
。アンドグー）３５５−．３５４．３５３゜および３５
２と同様にパリティ発生器３１２およ（３７） び３０８およびパリティチェッカー３４１゜３４２．３
４３，３４４および３４５はキャッシュメモリディレク
トリおよび関連する装置によって処理される信号群の信
頼性を保証するのに使用される。

第４°図を説明する０キヤツシユ７’４レクトリからの
アドレス信号はキャッシュ蓄積装置のロケーションを付
勢する。

ｉＭ蟲な制御信号によって付勢されるキャッシュ書込み
動作において、ＣＰＵからあるいは主メモリからの信号
群はスィッチ４０３全通して“′書込み”端子に加えら
れる。適当な制御信号によって付勢される゛読出し″動
作中、アドレスきれたロケーションからのキャノン−蓄
積装置の信号群はスイッチ４０７に加えられる。さらに
、スイッチ４０３からスイッチ４０７へのバスは情報信
号がキヤ。

ツユメモリを完全にバイパスし、直接に主メモリからＣ
ＰＵに進めることを許す。スイッチ４０７からの信号群
は、スイッチ４１８およびり９−ト装置４１９を介して
ＣＰＵ実行装置に転送されることが（３８） でき、またスイッチ４１１およびスイッチ４０９を介し
てＣＰＵ制御装置に転送されることができる。

レジスタ４１７は命令を記憶するだめの高速メ七りをＣ
ＰＵ制御装置に提供する命令バッファである。

スイッチ４１２は一般に診断装置から信号を受信し、要
素４１５，４１３．４１４および４１６は診断装置の試
験に関係がある。これは本発明においてあまり重要でな
い。

第５図を参照すると、２つの典型的なキャッ／−メモリ
装置のサイクルが示されている。

Ｔ１０かうＴ’ｌ　まで、選択アドレスはアドレスレジ
スタ３１３（第３図）でラッチされる。さらに、Ｔｏで
ディレクトリおよびキャッンー蓄積装置へのアクセスが
始まる。＋ｐ／２までに、キャッシュディレクトリアク
セスが終了し、ギャッシーメモリの選択主メモリアドレ
スを有する信号群のロケ−７ヨノを含むレベルが識別さ
れる。レベル識別が終ると、対応するキャッシュ蓄積装
置へのアクセスが行なわれる。キャッジ−蓄積ロケーシ
ョンが完全に識別されて、キャッジ−データメモリアク
セスは終了され、動作はｆ、で終了する。

ｒｒ／１で、信号群が変更され、現在無効であるロケー
ションの主メモリアドレスをキャッシュディレクトＩＪ
に加えると、３状態増幅器３０２は作動しないし、３状
態増幅器３０１は作動する。

ｒｒ／１　とτ′。間で、変更された信号群の主メモリ
はキャッジ−ディレクトリで検索される。

アドレスがキャッシュディレクトリに検出されたならば
、レベルの識別は無効データアドレスレジスタ３６０で
記憶される。

もし、主メモリアドレスが検出されなければ、次のメモ
リサイクルのτ′墓で無効信号群の次の主メモリアドレ
スがキャッシュ、メモリ装置に加えられる。無効信号群
のアドレスがもし検出されたならば、Ｔ″１において次
のキャノン−メモリサイクルのｉめ中そのロケーション
およびレベルのための″満杯″／゛空き”信号は無効デ
ータアドレスレジスタ３６０を３状態増幅器３０９に結
合することによって°°空き”にセットされる。無効デ
ータのアドレスが見つかったとき、前のキャッシュメモ
リサイクルの間に加えられたアドレス信号は引続き加え
られている。

第６図を参照する。データ処理システムのあるアクティ
ビティが主メモリロケーションに記憶さ７ｔでいる１ｇ
号群とキャッシュメモリに記憶されているこれらの信号
群の複製間の不一致を生じさせているとき、主メモリア
ドレスは不一致を識別するＳＣＵに関連したメモリ装置
（すなわち、６０１あるいは６０２）に記憶される。ス
タック６０１゜６０２内へのアドレスの記憶は制御装置
６０５に通知される。キャッシュメモリ装置のサイクル
の第１の部分中、中央処理装置によって発生されるアド
レスはアドレスマルチプレクサ６０３を通してキヤノン
ユアドレスレノスタ６１０およびキャッジ−ディレクト
リ６０４に加えられる。ｍビットは複数のレベルのある
１つのロケーションを識別し、その複数のレベルの各レ
ベルの内容は比較器６０６に加えられる。そのレベルの
内容はアドレスのｍビットである。ＣＰＵアドレスのｍ
ビット（４１） がレベルロケーションのｍビットと比較器れると、比較
器６０６は信号群がＣＰＵアドレス信号に等しいかどう
かを識別する。レベルエンコーダ６０７はキャッシュ蓄
積装置のレベルを識別し、キヤ。

シュレベルレジスタ６０８に（−のレベル識別全記憶す
る〇 キャッシュ蓄積装置はレベルエンコーダによって決定さ
れる方法で構成されるため、ｍビット十しベルロケーン
ヨンはキャッシュメモリ装置の特定の１５号群を識別す
る。

キャッシュサイクル、すなわちレベルキャラツユサイク
ルの第２の部分中、レベル識別は主メモリロケーション
と同じアドレスに関連するロケーションをアクセスする
ためにｍビットと共にキャッジ−データメモリで使用さ
れる。

キャッシュメモリ装置のタイミングサイクルの第２の部
分中、キヤν）−ブイレフ）　ＩＪは使用可能である。

そのサイクルのこの部分中、制御装置はメモリ装置６０
１あるいは６０２のどちらかのアドレスを選択し、この
アドレス（すなわち、ｍ（４２） ビット）をディレクトリ６０４のアドレス部に加える。

アドレス烙したロケーションのキャッシュディレクトリ
レベルの内容は比較器６０６でメモリ装置のアドレスの
残りの部分と比較てれる。

一致が検出式れないならば、次のキャッジ−メモリ中、
制御装置は新しいアドレス検索のために先取りしてメモ
リ装置の違うロケーションをアドレスする。一致が比較
によって検出されたならば、メモリ装置のアドレスは制
御装置によって変更されな＼い。無効データアドレス一
致しノスタ６０９　。

は無効アドレスを有するレベルの識別を記憶する。

次のキャッジ−メモリサイクルの第２の部分中前のサイ
クルでキャッシュディレクトリに加えられたアドレス（
すなわち、ｍビット）は再び加えられる。制御装置はデ
ィレクトリ装置のメモリ装置を″書込み”モードにする
。識別されたレベルに関連する“満杯″信号（キャノン
′−データメモリ装置の有効データを表示している）は
“空き”信号（有効データがキャッジ−装置に関連する
レベルで記憶されていないことを表示している）に変更
される。

前記の説明は好ましい実施例の動作を説明するものであ
り、本発明の範囲を制限することを意図したものではな
い。本発明の範囲を限定するものは特許請求の範囲のみ
である。これまでの説明に基づいて多様な変形が可能で
あることは、当該技術分野の専門技術者によって明らか
なことであって、こうした変形例は本発明の精神と範囲
に含まれるものである。

【図面の簡単な説明】

第１図はデータ処理システムの基本的構成を示したブロ
ック線図である。 第２ａ図はｉヤ、ンユメモリ装置のブロック線図である
。 第２ｂ図はキャッシュメモリ装置によって使用される任
意のアドレス信号群である。 第３（ａおよびｂ）図はキャッシュメモリ装置のディレ
クトリおよび関連する装置のブロック線図である。 第４図はキャッシュメモリ装置および関連した２装置の
ブロック線図である。 第５図はこの発明によるキャッシュメモリのための連続
するキャッシュメモリタイミングサイクルの概略図であ
る。 第６図はこの発明によるキャッンユメモリタ、イミング
サイクルを示すキャッシュメモリ装置のブイレフ）　Ｉ
Ｊおよび関連する装置のブロック線図である。 １１．１２・・・中央処理装置（、ＣＰＵ　）、１３゜
１４・・・システム制御装置（ＳＣＵ）、１５．１６・
・・主メモリ、１７．１８・・・入出力装置、２１．２
２・・・キャッシュメモリ装置、２０１・・・キャッジ
−記憶装置、２０２・・・キャッジ−ディレクトリ、２
０３・・・比較器。 （４５） 第１頁の続き ０発　明　者　マリアン・ジン・ポータアメリカ合衆国
８５００３アリシナ 州フイーニクス・ウェスト・エ ンカント・プルヴアード３２２ ０発　明　者　セミンスキー・ジョージ・マイケル アメリカ合衆国８５０２２アリシナ 州フイーニクス・イースト・レ マーチ・アヴエニュー５２５

Claims (1)

1. 【特許請求の範囲】 （１）　　下記のａ）〜ｆ）のステップを含むことを特
   徴とするキャッジ−メモリ装置の選択的クリア方法：ａ
   ）前記キャラツユメモリ装置にデータ信号群を蓄積する
   ステップ、 ｂ）前記キャッシュメモリ装置に蓄積されている関連ア
   ドレス信号群によって前記蓄積されたデータ信号群をイ
   ンデックスするステップ、Ｃ）ギヤッンユメモリ装置の
   タイミングサイクルの第１の部分の間に供給されたアド
   レス信号群を前記蓄積されているアドレス信号群と比較
   するステップ、 ｄ）前記キャッシュメモリインデックスサイクルの第２
   の部分の間に、前記供給されたアドレスがキャッシュメ
   モリ装置に蓄えられている時に前記関連アドレス信号群
   によってインデックスされた前記データ信号群を抽出す
   るステップ、 ｅ）前記キャラツユメモリタイミングサイクルの第２の
   部分の間に供給されたアドレス信号群を前記蓄積されて
   いるアドレス信号群と比較するステ、グ、 ｆ）蓄積されている蓄積アドレス信号群が供給されたア
   ドレス信号群と同じであるとき、前記キャッシュメモリ
   装置からのデータ信号群の抽出を阻止するステップ。 （２）　　下記のａ）〜ｅ）のステップを含むことを特
   徴とするキャッジ−メモリ装置の選択的クリア方法：ａ
   ）キャッシュメモリ装置のタイミングサイクルを２つの
   部分に分割するステップ、ｂ）前記ギヤッンユメモリ装
   置のタイミングサイクルの第１の部分中アドレス信号群
   を前記キャッシュメモリ装置のディレクトリ装置に加え
   るステップ１ Ｃ）前記供給されたアドレス信号群が前記キャッシュメ
   モリ装置に記憶されている前記デー夕伯号群の１つ（・
   （関連するとき、前記キャッシュメモリ装置から前記関
   連するデータ信号群を抽出するステップ、 ｄ）　　Ａｉｌ記キャッシュメモリ装置のタイミングサ
   イクルの第２の部分の間にアドレス信号群を前記キャッ
   シュメモリの前記ディレクトリ装置に供給するステップ
   、 ｅ）前記キャッシュメモリタイミングサイクルの第２の
   部分の間に供給式れた前記アドレス信号群が前記キャッ
   シュメモリディレクトリに記１ｊｔ　Ｇれているとき、
   キャッジ−メモリ装置の次続のタイミングサイクルの第
   ２の部分の間に、前記キャッジ−メモリ装置から前記第
   ２の部分の間に供給されたアドレス信号群をクリアする
   ステラｆ９ （：３）　　少なくとも１つの中央処理装置、少なくと
   も１つの主メモリ、および前記中央処理装置および前記
   主メモリに結合され、前もって選択されたロケ−７ヨン
   の前記主メモリのデータ信号を変更する動作を識別する
   装置を有する少くとも１つのシステム制御装置を含むデ
   ータ処理システムにおいて、 前記中央処理装置に関連するキャッシュメモリ装置を有
   し、そのキャッシュメモリ装置は：データ信号群を蓄積
   するためのキャッシュ蓄積装置； 主メモリロケ−／ヨンを識別する複数のアドレス信号群
   を蓄積するためのキャッシュディレクトリであって、そ
   の各アドレス信号群は前記識別される主メモリロケーシ
   ョンからのデータ信号群が前記キャッシュ蓄積装置に蓄
   えられたときに蓄えられたものであり、前記キャッシュ
   メモリ装置を含めての正規の動作が前記キャッシュディ
   レクトリをアクセスするための第１の期間とキャッシュ
   蓄積装置をアクセスするための第２の期間とを含むとこ
   ろのキャッシュディレクトリ； 正規のキャッシュ動作の前記第２の期間中前記キャッシ
   ュディレクトリに前もって選択妬れたロケー／ヨンアド
   レス信号を加えるためのシステム制御装置に結合された
   手段； 前もって選択きれたロケーンヨンに関連する前記アドレ
   ス信号群が前記キャッシュディレクトリに記憶きれてい
   るかを決定する手段； その決定する手段が前記キャッシュディレクトリに記し
   ハされている前記前もって選択されたロケーションアド
   レス信号群を検出した後、正規のキャッシュ動作の次続
   の第２の期間に前記キャツンユディレクトリ内にある前
   記前もって導抗されたロケーンヨンに関連する前記アド
   レス信号群を無効にする手段： とを有していることを特徴にするデータ処理システム。 （４）　　前記ディレクトリは、有効アドレスが蓄積き
   れていることを識別するための、各キャノノーディレク
   トリロケーションと関連する信号蓄積手段と、前記前も
   って選択されたロケーションアドレス信号群を無効にす
   るための信号を蓄積する前記無効にする手段とを有する
   ことを特徴とする特許請求の範囲第（３）項記載のデー
   タ処理装置。 （５）　　中央処理装置を有するデータ処理システム（
   ５） において、 前記中央処理装置に関連するキャッシュメモリ装置を有
   し、そのキャッシュメモリ装置は：信号群の各々が関連
   する主メモリロケーションに記憶されている信号群の複
   製であるところの複数の信号群を蓄積するだめのキャッ
   シュ蓄積手段；前記関連する主メモリロケーションのア
   ドレス信号群を蓄積するためのキャッジ−ディレクトリ
   であって、前記関連する主メモリロケーションアドレス
   信号群が前記キャッジ−ディレクトリにあるとき、キャ
   ッジ−メモリ装置サイクルの第１の部分の間に前記キャ
   ッシュディレクトリに供給されたアドレス信号群が、前
   記キャッンユメモリ装＃サイクルの第２の部分の間に前
   記キャッシュ蓄積手段の出力端子に供給されるべき前記
   複製の信号群を生ぜしめるようにした前記キャッシュデ
   ィレクトリ； とを有し、さらに 前記キャッシュディレクトリは、主メモリロケーション
   アドレスがそのキャッシュディレクトリ（６） に蓄えられているかを決定するための装置と、前記キャ
   ッ／ユメモリサイクルの第２部分の間に供給された前記
   アドレス信号群が前記キャッジ−ディレクトリに蓄積さ
   れているとき、前記主メモリロケーション複製信号群を
   無効にするための手段とを有していることを特徴とする
   データ処理システム。 （６ン　　キャッジ−メモリサイクル期間中入力端子に
   加えられるアドレス信号群に応答してデータ信号群を出
   力端子に伝達するための、キャッシュ蓄積装置とキャッ
   シュディレクトリを備えたキャッシュメモリ装置におい
   て： キャッシュ蓄積装置はキャッシュ蓄積装置ロケ−７ヨン
   にデータ信号群を蓄えるためのものであり、前記データ
   信号群は前記キャッジ−蓄積装置に対しキャッジ−蓄積
   ロケ−７ヨン信号群を加える７のに応答して前記キャッ
   ジ−蓄積装置出力端子に出力されるものであり、かつ前
   記データ信号群はアドレス信号群に関連するものであり
   ；前記キヤ、シーディレクトリは複数個の蓄積ロケーシ
   ョンを有し、それらの蓄積ロケーションは関連したデー
   タ信号群が前記キャッシュ蓄積装置に畜えられていると
   きそのアドレス信号群を蓄えており、それによりキャッ
   シュメモリサイクル期間の第１部分において前記キャッ
   ジ−′メモリ装置の入力端子にある１つのアドレス信号
   群を加えると、前記キヤ、！＞ユメモリサイクル期間の
   第２部分において前記キャノシヱ蓄槓装置に供給される
   べき関連のキャッシュ蓄積ロケーション信号群を発生す
   るようにされており、また前記キャッジ−ディレクトリ
   は、前記キャッシュメモリサイクルの前記第２部分の間
   にある１つの選択されたアドレス信号群が前記キャッシ
   ュメモリ装置に加えられたとき、前記選択されたアドレ
   ス信号群を蓄積しているキャッジ−メモリロケーション
   を識別するための装置、および無効手段を有し、これら
   により、前記キャッシュディレクトリロケーションは前
   記選択されたアドレス信号群を含み、前記キャッシュ蓄
   積装置ロケーションは前記選択されたアドレス信号群と
   関連したデータ信号群を含み、これらの信号群は前記無
   効手段によって無効化され、その無効化は次のキャッシ
   ュメモリサイクルの第２部分で生じることを特徴とする
   もの。 （７）　　前記無効手段は前記選択されたアドレス信号
   群を有する前記キャッジ−ディレクトリロケーションに
   関連づけられた状態信号を変更するための装置を含むこ
   とを特徴とする特許請求の範囲第（６）項記載のキャッ
   ジ−メモリ装置。 （８）　　データ処理システムの中央処理装置に関連し
   、キャノン−メモリタイミングサイクル中動作するキャ
   ッシュメモリ装置において： 前もって選択された作動信号を発生するための前もって
   選択されたアドレス信号群に応動し、該キャッンユメモ
   リ装置のタイミングサイクルの第１、の部分空動作可能
   にされる第１の手段、無効化信号を発生するための前記
   前もって選択されたアドレス信号に応動し、前記キヤノ
   ン二メモリタイミングサーイクルの第２の部分空動作可
   能にされる第２の手段、 前記無効化信号を発生する前もって選択された（９） アドレス信号によって前記作動信号の発生を禁止するた
   めの前記無効化信号を発生する連続するキャッ／ユメモ
   リ装置のタイミングサイクルの第２の期間中前記無効化
   信号に応動する第３の手段、を含むキャッンユディレク
   トリ； 前もって選択されたアドレス信号群を加えた結果生じる
   前もって選択された動作信号によって、関連する信号群
   が前記キャッシュメモリ装置に記憶されるとアドレス信
   号群が作動信号を発生できる前記データ処理装置に前記
   関連データ信号群を提供するようにする前記前もって選
   択きれた信号の各々に関連するデータ信号を蓄積するた
   めのキャンプユ蓄積装置 とを有することを特・徴とするキャッシュメモリ装置。 （９）　　データ処理システムの中央処理装置に関連す
   るキャッシュメモリ装置において、 データ信号群を記憶するためのメモリロケーション群； 前記−アドレス信号群に関連するデータ信号群が（１０
   ） 前記メモリロケーションに記憶されるときアドレス信号
   を記憶し、キャッシュメモリ装置のタイミングサイクル
   の第１の部分中前記記憶されたデータ信号群に関連する
   アドレス信号群が前記キャッシュメモリ装置に加えられ
   るとき、キャッシュメモリタイミングサイクルの第２の
   部分中、前記データ信号群を記憶するメモリロケーショ
   ンを作動し、前記キャッシュメモリタイミングサイクル
   の第２の部分中加えられるアドレス信号群に等しいアド
   レス信号を記憶するディレクトリ装置のロケーションを
   識別し、連続するキャッシュメモリ装置のタイミングサ
   イクルの第２の部分中核記憶アドレス信号をクリアする
   装置を含むディレクトリ、とを有することを特徴とする
   キャッジ−メモリ装置。