JPS59112479A - キヤツシユメモリの高速アクセス方式 - Google Patents
キヤツシユメモリの高速アクセス方式Info
- Publication number
- JPS59112479A JPS59112479A JP57221655A JP22165582A JPS59112479A JP S59112479 A JPS59112479 A JP S59112479A JP 57221655 A JP57221655 A JP 57221655A JP 22165582 A JP22165582 A JP 22165582A JP S59112479 A JPS59112479 A JP S59112479A
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- Japan
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- associative
- memory
- access
- stack
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、スタックメモリなどのように、メモリアクセ
スのオーバーヘッドが極力小さいことが要求される特定
メモリ領域のデータについて、キャッシュメモリアクセ
ス時間を短縮して先行処理可能にすることによりメモリ
アクセスの高速化を図る方式に関する。
スのオーバーヘッドが極力小さいことが要求される特定
メモリ領域のデータについて、キャッシュメモリアクセ
ス時間を短縮して先行処理可能にすることによりメモリ
アクセスの高速化を図る方式に関する。
従来、メモリアクセスを高速化するために、セットアソ
シアティブ方式のキャッシュメモリが広く使われている
が、この方式では第１図に示すように、求めるデータが
キャッシュメモリ内にあるか否かを、タグ部（アドレス
アレイ）の連想アクセスにより判定するため、高速メモ
リを用いても。
シアティブ方式のキャッシュメモリが広く使われている
が、この方式では第１図に示すように、求めるデータが
キャッシュメモリ内にあるか否かを、タグ部（アドレス
アレイ）の連想アクセスにより判定するため、高速メモ
リを用いても。
タグ部のアクセスのために、たとえばＣＰＵのマシンサ
イクルの２倍程度の時間が必要とされる。
イクルの２倍程度の時間が必要とされる。
他方、高速のスタックメモリを専用ハードウェアで実現
する方法があり、この場合には、ＣＰＵのマシンサイク
ル程度のアクセス時間ヲ１４６コトができる。しかし、
マルチプロセス処理でプロセスを切替えたとき、スタッ
クをスワツピングする必要があり、その処理に長い時間
がかかるという欠点があった。
する方法があり、この場合には、ＣＰＵのマシンサイク
ル程度のアクセス時間ヲ１４６コトができる。しかし、
マルチプロセス処理でプロセスを切替えたとき、スタッ
クをスワツピングする必要があり、その処理に長い時間
がかかるという欠点があった。
本発明の目的は、セットアソシアティブのキャッシュメ
モリにおいて、スタックのような特定のメモリ領域のデ
ータアクセスについて、より高速な動作を可能にする手
段を提供することにあり。
モリにおいて、スタックのような特定のメモリ領域のデ
ータアクセスについて、より高速な動作を可能にする手
段を提供することにあり。
そのため、上記特定のメモリ領域のデータを、キャッシ
ュの連想メモリの特定の連想レベルに割付けることによ
り、ＣＰＵが特定メモリ領域のアドレスを指定してメモ
リアクセス要求を出した場合に、そのデータは、キャッ
シュメモリの上記割付けられた特定の連想レベルにしか
存在し得ないため、連想アクセス結果を待たずにデータ
アクセス動作を先行させることを可能にして、メモリア
クセス時間を短縮するものである。
ュの連想メモリの特定の連想レベルに割付けることによ
り、ＣＰＵが特定メモリ領域のアドレスを指定してメモ
リアクセス要求を出した場合に、そのデータは、キャッ
シュメモリの上記割付けられた特定の連想レベルにしか
存在し得ないため、連想アクセス結果を待たずにデータ
アクセス動作を先行させることを可能にして、メモリア
クセス時間を短縮するものである。
それにより１本発明の構成は、複数の連想レベルを有す
るセットアソシアティブ方式のキャッシュメモリにおい
て、特定のメモリ領域のデータについては、特定の１つ
の連想レベルへ割付けるとともに、その特定メモリ領域
に対するアクセスを示す信号によりその特定連想レベル
のデータを選択する回路を設け、キャッシュの読出動作
において、ディレクトリまたはタグ等のアドレスアレイ
の連想検索による照合一致信号による選択を待たずに読
出データを選択し、′ｆ、たキャッシュの書込動作にお
いては、アドレスアレイの連想検索による照合一致信号
による選択を待たずに、上記特定メモリ領域に対するア
クセスを示す信号により。
るセットアソシアティブ方式のキャッシュメモリにおい
て、特定のメモリ領域のデータについては、特定の１つ
の連想レベルへ割付けるとともに、その特定メモリ領域
に対するアクセスを示す信号によりその特定連想レベル
のデータを選択する回路を設け、キャッシュの読出動作
において、ディレクトリまたはタグ等のアドレスアレイ
の連想検索による照合一致信号による選択を待たずに読
出データを選択し、′ｆ、たキャッシュの書込動作にお
いては、アドレスアレイの連想検索による照合一致信号
による選択を待たずに、上記特定メモリ領域に対するア
クセスを示す信号により。
その特定連想レベルのデータ部のブロックへ書込みを行
ない、もしアドレスアレイの連想検索によりその書込ん
だデータブーツクが指示したアドレスでなく且つそのブ
ロックの有効表示ビットが検出された場合には、更に引
続いてそのブロックの有効表示ビットをリセットするこ
とを特徴とする。
ない、もしアドレスアレイの連想検索によりその書込ん
だデータブーツクが指示したアドレスでなく且つそのブ
ロックの有効表示ビットが検出された場合には、更に引
続いてそのブロックの有効表示ビットをリセットするこ
とを特徴とする。
以下に１本発明を実施例にしたがって説明する。
第２図は１本発明実施例の概念を示す説明図であり１図
中、１はキャッシュメモリ、２はそのタグ部、３は同じ
くデータ部、４は主記憶装置を示す。キャッシュメモリ
のタグ部２およびデータ部３は、４つの連想レベル＃Ｏ
，＄１． ＄２． ＃３と１２８のセットで構成されて
いる。
中、１はキャッシュメモリ、２はそのタグ部、３は同じ
くデータ部、４は主記憶装置を示す。キャッシュメモリ
のタグ部２およびデータ部３は、４つの連想レベル＃Ｏ
，＄１． ＄２． ＃３と１２８のセットで構成されて
いる。
Ｉ第２図に示すように、たとえばキャッシュメモリの４
つの連想レベルのうち、連想レベル＃３をスタック専用
域に割当て、主記憶（仮想メモリ空間でもよい）の中の
スタック領域のデータは、その連想レベルにだけ格納さ
れるようにする。
つの連想レベルのうち、連想レベル＃３をスタック専用
域に割当て、主記憶（仮想メモリ空間でもよい）の中の
スタック領域のデータは、その連想レベルにだけ格納さ
れるようにする。
ここでＣＰＵから、ＡＩというアドレスのスタックのデ
ータに対するアクセス要求が出された場合、ＡＩアドレ
スの下位７ビツトでセットが指定され・スタック専用域
の連想レベル＃３のたとえばデータＤが選択されてＣＰ
Ｕへ送られる。他方。
ータに対するアクセス要求が出された場合、ＡＩアドレ
スの下位７ビツトでセットが指定され・スタック専用域
の連想レベル＃３のたとえばデータＤが選択されてＣＰ
Ｕへ送られる。他方。
ＡＩの上位アドレスとＤに対応するタグ内のアドレス情
報Ａ（これは上位アドレスのみ）とが完全に一致するか
どうかの照合が必要であるが、照合結果を得る前に、Ｃ
ＰＵは送られて来たデータＤを用いて先行して演算して
おくことは可能である。
報Ａ（これは上位アドレスのみ）とが完全に一致するか
どうかの照合が必要であるが、照合結果を得る前に、Ｃ
ＰＵは送られて来たデータＤを用いて先行して演算して
おくことは可能である。
そして、その演算結果を目的場所に格納する時までに、
上記照合結果が判明すれば、誤処理となるのを防ぐこと
ができる。
上記照合結果が判明すれば、誤処理となるのを防ぐこと
ができる。
第３図は２本発明の１実施例システムの構成図である。
同図において、参照番号１乃至４は第２図のものに対応
しており、１はキャッシュメモリ。
しており、１はキャッシュメモリ。
２はタグ部、３はデータ部、４は主記憶装置である。、
また、５はタグ＃Ｏの比較器、６はタグ＃３の比較器、
７，８はＡＮＤゲート、９は読出論理回路、１０はリー
ドあるいはライト系命令、１１はスタックアクセスビッ
ト、１２．１３はデータセレクタ、１４は演算器ＡＬＵ
、１５．１６はレジスタ、１７はＡＮＤゲートを示す。
また、５はタグ＃Ｏの比較器、６はタグ＃３の比較器、
７，８はＡＮＤゲート、９は読出論理回路、１０はリー
ドあるいはライト系命令、１１はスタックアクセスビッ
ト、１２．１３はデータセレクタ、１４は演算器ＡＬＵ
、１５．１６はレジスタ、１７はＡＮＤゲートを示す。
比較器５．６はアクセスアドレス中の上位アドレスとタ
グ部２から読み出されたアドレスとを比較する。、ＡＮ
Ｄゲート７．３はタグ部２から読み出されたアドレスの
有効表示（ＶＡＬＩＤ）ビットｖがＯＮのときにのみ、
比較器５．６の出力を続出論理回路９へ印加する。特に
連想レベル＃３の比較結果出力は、スタックアドレス一
致を示す５ＴＡＣＫ ＦＯＵＮＤ信号として使用され、
先行処理データが、演算器１４からレジスタ１５．１６
に書き込まれる際、ＡＮＤゲート１７を介してレジスタ
へのクロック供給制御を行ない、レジスタのイネーブル
状態を制御する。
グ部２から読み出されたアドレスとを比較する。、ＡＮ
Ｄゲート７．３はタグ部２から読み出されたアドレスの
有効表示（ＶＡＬＩＤ）ビットｖがＯＮのときにのみ、
比較器５．６の出力を続出論理回路９へ印加する。特に
連想レベル＃３の比較結果出力は、スタックアドレス一
致を示す５ＴＡＣＫ ＦＯＵＮＤ信号として使用され、
先行処理データが、演算器１４からレジスタ１５．１６
に書き込まれる際、ＡＮＤゲート１７を介してレジスタ
へのクロック供給制御を行ない、レジスタのイネーブル
状態を制御する。
本発明実施例では、スタックアクセスを行なう場合、予
め命令１０のスタックアクセスビットをｌＩＩに設定し
ておぎ、ＣＰＵがこの命令を実行する際に、キャッシュ
メモリ１に対するスタックアクセス信号をＯＮにする。
め命令１０のスタックアクセスビットをｌＩＩに設定し
ておぎ、ＣＰＵがこの命令を実行する際に、キャッシュ
メモリ１に対するスタックアクセス信号をＯＮにする。
スタックアクセス信号は、読出論理回路９に与えられ、
このスタックアクセス信号がＯＮの場合には、無条件に
連想レベル＃３のデータ部をイネーブルにし、かつデー
タセレクタ１２に対して、データ＃３を選択させる。
このスタックアクセス信号がＯＮの場合には、無条件に
連想レベル＃３のデータ部をイネーブルにし、かつデー
タセレクタ１２に対して、データ＃３を選択させる。
第４図は、続出論理回路１９．の１構成例を示したもの
である。
である。
第３図において、スタック読出動作としてキャッシュに
アクセスした場合には、同図のスタックアクセス信号が
ＯＮとなり、読出論理回路９により９強制的にデータブ
ロック＃３からの続出データが選択されて、ＣＰＵの演
算器１４へ送られる。
アクセスした場合には、同図のスタックアクセス信号が
ＯＮとなり、読出論理回路９により９強制的にデータブ
ロック＃３からの続出データが選択されて、ＣＰＵの演
算器１４へ送られる。
そして、タグ＃３の比較器６からの５ＴＡＣＫＦＯＵＮ
Ｄ信号がＯＮになると、ＡＮＤゲート１７が開き、各レ
ジスタ１５．１６等がイネーブルとなって、演算結果が
演算器１４から目的のレジスタ１５．１６等に格納され
る。
Ｄ信号がＯＮになると、ＡＮＤゲート１７が開き、各レ
ジスタ１５．１６等がイネーブルとなって、演算結果が
演算器１４から目的のレジスタ１５．１６等に格納され
る。
一方、スタック書込動作としてキャッシュにアクセスし
た場合には、ＯＮのスタックアクセス信号により続出論
理回路９が制御され、データ部＃３がイネーブルとなっ
てデータ部＃３ヘデータが書込まれる。すなわち、タグ
＃３比較器の５ＴＡＣＫＦＯＵＮＤ信号が０Ｎ１０ＦＦ
を示すのを待たずに、先に書込んでしまう。
た場合には、ＯＮのスタックアクセス信号により続出論
理回路９が制御され、データ部＃３がイネーブルとなっ
てデータ部＃３ヘデータが書込まれる。すなわち、タグ
＃３比較器の５ＴＡＣＫＦＯＵＮＤ信号が０Ｎ１０ＦＦ
を示すのを待たずに、先に書込んでしまう。
その後、もし５ＴＡＣＫ ＦＯＵＮＤ信号がＯＮであれ
ば、そのまま何もしなくてもよい。しかし。
ば、そのまま何もしなくてもよい。しかし。
もし５ＴＡＣＫ ＦＯＵＮＤ信号がＯＦＦ、すなわち５
ＴＡＣＫ ＮＯＴ ＦＯＵＮＤでかっ、その書込んだブ
ロックの有効表示ビットｖが１１ｇであれば。
ＴＡＣＫ ＮＯＴ ＦＯＵＮＤでかっ、その書込んだブ
ロックの有効表示ビットｖが１１ｇであれば。
タグのそのブロックの有効表示ビットＶをリセットする
。
。
これにより、５ＴＡＣＫ ＮＯＴ ＦＯＵＮＤ でかつ
有効表示ビットがｌＩＩである場合を除いて。
有効表示ビットがｌＩＩである場合を除いて。
アクセス要求の大部分の場合が１サイクル、つまりキャ
ッシュ書込みのみで動作が終了する。しかし、上記の５
ＴＡＣＫ ＮＯＴ ＦＯＵＮＤの場合には、キャッシュ
書込みとタグのＶビットをリセットするために２サイク
ル使用される。
ッシュ書込みのみで動作が終了する。しかし、上記の５
ＴＡＣＫ ＮＯＴ ＦＯＵＮＤの場合には、キャッシュ
書込みとタグのＶビットをリセットするために２サイク
ル使用される。
したがって、キャッシュメモリ中に存在しないブロック
への書込操作については、２回目以降は。
への書込操作については、２回目以降は。
１サイクルで処理を済ますことができる。
■ ５ＴＡＣＫ ＦＯＵＮＤＶ ＶＡＬＩＤの場合０
２ Ｓ’ｌ’ＡＵＫ Ｆ（ＪＵＮＩ）・ＶＡＬＩＤ（
７）場合データ書込み タグＶＡＬＩＤリセット一一
一 ここで、前提条件として、キャッシュメモリと主記憶の
間では、いわゆる５ＴＯＲＥ ＴＨＲＯＵＧＨ方式の制
御を使うことを仮定している。つまり、書込動作におい
て、そのデータを含むブロックがキャッシュメモリに存
在する。しないに関係なく、主記憶にも必ず書込みを行
なう。これにより、上記■の場合でも、主記憶にも書込
んであるので、キャッシュのそのブロックの有効表示ビ
ットをリセットするだけで済む。
２ Ｓ’ｌ’ＡＵＫ Ｆ（ＪＵＮＩ）・ＶＡＬＩＤ（
７）場合データ書込み タグＶＡＬＩＤリセット一一
一 ここで、前提条件として、キャッシュメモリと主記憶の
間では、いわゆる５ＴＯＲＥ ＴＨＲＯＵＧＨ方式の制
御を使うことを仮定している。つまり、書込動作におい
て、そのデータを含むブロックがキャッシュメモリに存
在する。しないに関係なく、主記憶にも必ず書込みを行
なう。これにより、上記■の場合でも、主記憶にも書込
んであるので、キャッシュのそのブロックの有効表示ビ
ットをリセットするだけで済む。
以上は、スタック領域へのアクセスの場合であるが、一
般のデータ領域へのアクセスの場合には。
般のデータ領域へのアクセスの場合には。
たとえば、第２図のキャッシュにおいて、連想レベル＃
φ〜＃２の３個のレベルを使って、よく知られた連想検
索動作を行なう。つまり、読出し動作では、まずＴＡＧ
＃φ〜２の比較器の照合を行ない・一致した連想レベル
に対応するデータ部からの読出データを選択してＣＰＵ
へ送る。一方。
φ〜＃２の３個のレベルを使って、よく知られた連想検
索動作を行なう。つまり、読出し動作では、まずＴＡＧ
＃φ〜２の比較器の照合を行ない・一致した連想レベル
に対応するデータ部からの読出データを選択してＣＰＵ
へ送る。一方。
書込動作の場合では、まずＴＡＧｓφ〜＃２の比較器の
照合を行ない、一致した連想レベルに対応するデータ部
へ書込む。
照合を行ない、一致した連想レベルに対応するデータ部
へ書込む。
なお、連想レベル＃３を一般データ領域とスタック領域
とで共用してもよい。
とで共用してもよい。
ここで、キャッシュの各ブロック（タグで管理している
データの単位）は、一般にスタックの複数語から成るも
のとしている。例えば、ブロックサイズは３２Ｂｙｔｅ
に対して、スタックの−゛語は４Ｂｙｔａである。
データの単位）は、一般にスタックの複数語から成るも
のとしている。例えば、ブロックサイズは３２Ｂｙｔｅ
に対して、スタックの−゛語は４Ｂｙｔａである。
以上１本発明により、一般データとスタック領域のデー
タを１つのキャッシュメモリで統一シテ扱うと共に、ス
タックの読出しアクセスについては、単なるメモリアク
セスと同じアクセス時間が可能となり、またスタックの
書込アクセスについても、はとんどの場合、単なるメモ
リへの書込時間で処理することができる。
タを１つのキャッシュメモリで統一シテ扱うと共に、ス
タックの読出しアクセスについては、単なるメモリアク
セスと同じアクセス時間が可能となり、またスタックの
書込アクセスについても、はとんどの場合、単なるメモ
リへの書込時間で処理することができる。
牙１図は一般的なセットアソシアティブ方式のキャッシ
ュメモリの基本構成を示すブロック図。 第２図は本発明の詳細な説明図、第３図は本発明実施例
システムの構成図、牙４図はその続出論理回路の１例を
示す図である。 −図中、１はキャッシュメモリ、２はタグ部、３はデー
タ部、４は主記憶装置、５．６は比較器。 ７．８．１７はＡＮＤゲート、９は続出論理回路。 １０は命令、１１はスタックアクセスビット、１２゜１
３はデータセレクタ、１４は演算器、１５．１６はレジ
スタを表わす。 特許出願人 富士通株式会社
ュメモリの基本構成を示すブロック図。 第２図は本発明の詳細な説明図、第３図は本発明実施例
システムの構成図、牙４図はその続出論理回路の１例を
示す図である。 −図中、１はキャッシュメモリ、２はタグ部、３はデー
タ部、４は主記憶装置、５．６は比較器。 ７．８．１７はＡＮＤゲート、９は続出論理回路。 １０は命令、１１はスタックアクセスビット、１２゜１
３はデータセレクタ、１４は演算器、１５．１６はレジ
スタを表わす。 特許出願人 富士通株式会社
Claims (1)
- ｉ数の連想レベルを有するセットアソシアティブ方式の
キャッシュメモリにおいて、特定のメモリ領域のデータ
については、特定の１つの連想レベルへ割付けるととも
に、その特定メモリ領域に対するアクセスを示す信号に
よりその特定連想レベルのデータを選択する回路を設け
、キャッシュの読出動作において、ディレクトリまたは
タグ等のアドレスアレイの連想検索による照合一致信号
による選択を待たずに続出データを選択し、′ｆ、たキ
ャッシュの書込動作においては、アドレスアレイの連想
検索による照合一致信号による選択を待たずに、上記特
定メモリ領域に対するアクセスを示す信号により、その
特定連想レベルのデータ部のブロックへ書込みを行ない
、もしアドレスアレイの連想検索によりその書込んだデ
ータブロックが指示したアドレスでなく且つそのブロッ
クの有効表示ビットが検出された場合には、更に引続い
てそのブロックの有効表示ビットをリセットすることを
特徴とするキャッシュメモリの高速アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221655A JPS59112479A (ja) | 1982-12-17 | 1982-12-17 | キヤツシユメモリの高速アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221655A JPS59112479A (ja) | 1982-12-17 | 1982-12-17 | キヤツシユメモリの高速アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112479A true JPS59112479A (ja) | 1984-06-28 |
| JPS6152505B2 JPS6152505B2 (ja) | 1986-11-13 |
Family
ID=16770174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221655A Granted JPS59112479A (ja) | 1982-12-17 | 1982-12-17 | キヤツシユメモリの高速アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131140A (ja) * | 1984-11-30 | 1986-06-18 | Fujitsu Ltd | バツフア・メモリ・アクセス方式 |
| JPS63208144A (ja) * | 1987-02-25 | 1988-08-29 | Yokogawa Electric Corp | キヤツシユ・メモリ制御装置 |
| JP2012027652A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Ltd | キャッシュメモリ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284701U (ja) * | 1988-12-21 | 1990-07-02 |
-
1982
- 1982-12-17 JP JP57221655A patent/JPS59112479A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131140A (ja) * | 1984-11-30 | 1986-06-18 | Fujitsu Ltd | バツフア・メモリ・アクセス方式 |
| JPH0321933B2 (ja) * | 1984-11-30 | 1991-03-25 | Fujitsu Ltd | |
| JPS63208144A (ja) * | 1987-02-25 | 1988-08-29 | Yokogawa Electric Corp | キヤツシユ・メモリ制御装置 |
| JP2012027652A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Ltd | キャッシュメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6152505B2 (ja) | 1986-11-13 |
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