JPS6152505B2 - - Google Patents
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- JPS6152505B2 JPS6152505B2 JP57221655A JP22165582A JPS6152505B2 JP S6152505 B2 JPS6152505 B2 JP S6152505B2 JP 57221655 A JP57221655 A JP 57221655A JP 22165582 A JP22165582 A JP 22165582A JP S6152505 B2 JPS6152505 B2 JP S6152505B2
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- JP
- Japan
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- associative
- data
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- stack
- specific
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- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- HTRJZMPLPYYXIN-UHFFFAOYSA-N 2-acetamido-3-[[4-[(2-acetamido-2-carboxyethyl)sulfanylcarbothioylamino]phenyl]carbamothioylsulfanyl]propanoic acid Chemical compound CC(=O)NC(C(O)=O)CSC(=S)NC1=CC=C(NC(=S)SCC(NC(C)=O)C(O)=O)C=C1 HTRJZMPLPYYXIN-UHFFFAOYSA-N 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
〔発明の技術分野〕
本発明は、スタツクメモリなどのように、メモ
リアクセスのオーバーヘツドが極力小さいことが
要求される特定メモリ領域のデータについて、キ
ヤツシユメモリアクセス時間を短縮して先行処理
可能にすることによりメモリアクセスの高速化を
図る方式に関する。 〔従来技術と問題点〕 従来、メモリアクセスを高速化するために、セ
ツトアソシアテイプ方式のキヤツシユメモリが広
く使われているが、この方式では第１図に示すよ
うに、求めるデータがキヤツシユメモリ内にある
か否かを、タグ部（アドレスアレイ）の連想レベ
ルにより判定するため、高速メモリを用いても、
タグ部のアクセスのために、たとえばCPUのマ
シンサイクルの２倍程度の時間が必要とされる。 他方、高速のスタツクメモリを専用ハードウエ
アで実現する方法があり、この場合には、CPU
のマシンサイクル程度のアクセス時間を得ること
ができる。しかし、マルチプロセス処理でプロセ
スを切替えたとき、スタツクをスワツピングする
必要があり、その処理に長い時間がかかるという
欠点があつた。 〔発明の目的および構成〕 本発明の目的は、セツトアソシアテイプのキヤ
ツシユメモリにおいて、スタツクのような特定の
メモリ領域のデータアクセスについて、より高速
な動作を可能にする手段を提供することにあり、
そのため、上記特定のメモリ領域のデータを、キ
ヤツシユの連想メモリの特定の連想レベルに割付
けることにより、CPUが特定メモリ領域のアド
レスを指定してメモリアクセス要求を出した場合
に、そのデータは、キヤツシユメモリの上記割付
けられた特定の連想レベルにしか存在し得ないた
め、連想アクセス結果を待たずにデータアクセス
動作を先行させることを可能にして、メモリアク
セス時間を短縮するものである。 それにより、本発明の構成は、複数の連想レベ
ルを有するセツトアソシアテイプ方式のキヤツシ
ユメモリにおいて、特定のメモリ領域のデータに
ついては、特定の１つの連想レベルへ割付けると
ともに、その特定メモリ領域に対するアクセスを
示す信号によりその特定連想レベルのデータを選
択する回路を設け、キヤツシユの読出動作におい
て、デイレクトリまたはタグ等のアドレスアレイ
の連想検索による照合一致信号による選択を待た
ずに読出データを選択し、またキヤツシユの書込
動作においては、アドレスアレイの連想検索によ
る照合一致信号による選択を待たずに、上記特定
メモリ領域に対するアクセスを示す信号により、
その特定連想レベルのデータ部のブロツクへ書込
みを行ない、もしアドレスアレイの連想検索によ
りその書込んだデータブロツクが指示したアドレ
スでなく且つそのブロツクの有効表示ビツトが検
出された場合には、更に引続いてそのブロツクの
有効表示ビツトをリセツトすることを特徴とす
る。 〔発明の実施例〕 以下に、本発明を実施例にしたがつて説明す
る。 第２図は、本発明実施例の概念を示す説明図で
あり、図中、１はキヤツシユメモリ、２はそのタ
グ部、３は同じくデータ部、４は主記憶装置を示
す。キヤツシユメモリのタグ部２およびデータ部
３は、４つの連想レベル＃０，＃２，＃３と128
のセツトで構成されている。 第２図に示すように、たとえばキヤツシユメモ
リの４つの連想レベルのうち、連想レベル＃３を
スタツク専用域に割当て、主記憶（仮想メモリ空
間でもよい）の中のスタツク領域のデータは、そ
の連想レベルにだけ格納されるようにする。 ここでCPUから、AIというアドレスのスタツ
クのデータに対するアクセス要求が出された場
合、AIアドレスの下位７ビツトでセツトが指定
され、スタツク専用域の連想レベル＃３のたとえ
ばデータＤが選択されてCPUへ送られる。他
方、AIの上位アドレスとＤに対応するタグ内の
アドレス情報Ａ（これは上位アドレスのみ）とが
完全に一致するかどうかの照合が必要であるが、
照合結果を得る前に、CPUは送られて来たデー
タＤを用いて先行して演算しておくことは可能で
ある。そして、その演算結果を目的場所に格納す
る時までに、上記照合結果が判明すれば、誤処理
となるのを防ぐことができる。 第３図は、本発明の１実施例システムの構成図
である。同図において、参照番号１乃至４は第２
図のものに対応しており、１はキヤツシユメモ
リ、２はタグ部、３はデータ部、４は主記憶装置
である。また、５はタグ＃０の比較器、６はタグ
＃３の比較器、７，８はANDゲート、９は読出
論理回路、１０はリードあるいはライト系命令、
１１はスタツクアクセスビツト、１２，１３はデ
ータセレクタ、１４は演算器ALU，１５，１６
はレジスタ、１７はANDゲートを示す。 比較器５，６はアクセスアドレス中の上位アド
レスとタグ部２から読み出されたアドレスとを比
較する。ANDゲート７，８はタグ部２から読み
出されたアドレスの有効表示（VALID）ビツト
ＶがONのときにのみ、比較器５，６の出力を読
出論理回路９へ印加する。特に連想レベル＃３の
比較結果出力は、スタツクアドレス一致を示す
STACK FOUND信号として使用され、先行処理
データが、演算器１４からレジスタ１５，１６に
書き込まれる際、ANDゲート１７を介してレジ
スタへのクロツク供給制御を行ない、レジスタの
イネーブル状態を制御する。 本発明実施例では、スタツクアクセスを行なう
場合、予め命令１０のスタツクアクセスビツトを
“１”に設定しておき、CPUがこの命令を実行す
る際に、キヤツシユメモリ１に対するスタツクア
クセス信号をONにする。スタツクアクセス信号
は、読出論理回路９に与えられ、このスタツクア
クセス信号がONの場合には、無条件に連想レベ
ル＃３のデータ部をイネーブルにし、かつデータ
セレクタ１２に対して、データ＃３を選択させ
る。 第４図は、読出論理回路９の１構成例を示した
ものである。 第３図において、スタツク読出動作としてキヤ
ツシユにアクセスした場合には、同図のスタツク
アクセス信号がONとなり、読出論理回路９によ
り、強制的にデータブロツク＃３からの読出デー
タが選択されて、CPUの演算器１４へ送られ
る。そしてタグ＃３の比較器６からのSTACK
FOUND信号がONになると、ANDゲート１７が
開き、各レジスタ１５，１６等がイネーブルとな
つて、演算結果が演算器１４から目的のレジスタ
１５，１６等に格納される。 一方、スタツク書込動作としてキヤツシユにア
クセスした場合には、ONのスタツクアクセス信
号により読出論理回路９が制御され、データ部
＃３がイネーブルとなつてデータ部＃３へデータ
が書込まれる。すなわち、タグ＃３比較器の
STACK FOUND信号がON／OFFを示すのを待
たずに、先に書込んでしまう。 その後、もしSTACK FOUND信号がONであ
れば、そのまま何もしなくてもよい。しかし、も
しSTACK FOUND信号がOFF、すなわち
STACK NOT FOUNDでかつ、その書込んだブ
ロツクの有効表示ビツトＶが“１”であれば、タ
グのそのブロツクの有効表示ビツトＶをリセツト
する。 これにより、STACK NOT FOUNDでかつ有
効表示ビツトが“１”である場合を除いて、アク
セス要求の大部分の場合が１サイクル、つまりキ
ヤツシユ書込みのみで動作が終了する。しかし、
上記のSTACK NOT FOUNDの場合には、キヤ
ツシユ書込みとタグのＶビツトをリセツトするた
めに２サイクル使用される。 したがつて、キヤツシユメモリ中に存在しない
ブロツクへの書込操作については、２回目以降
は、１サイクルで処理を済ますことができる。
リアクセスのオーバーヘツドが極力小さいことが
要求される特定メモリ領域のデータについて、キ
ヤツシユメモリアクセス時間を短縮して先行処理
可能にすることによりメモリアクセスの高速化を
図る方式に関する。 〔従来技術と問題点〕 従来、メモリアクセスを高速化するために、セ
ツトアソシアテイプ方式のキヤツシユメモリが広
く使われているが、この方式では第１図に示すよ
うに、求めるデータがキヤツシユメモリ内にある
か否かを、タグ部（アドレスアレイ）の連想レベ
ルにより判定するため、高速メモリを用いても、
タグ部のアクセスのために、たとえばCPUのマ
シンサイクルの２倍程度の時間が必要とされる。 他方、高速のスタツクメモリを専用ハードウエ
アで実現する方法があり、この場合には、CPU
のマシンサイクル程度のアクセス時間を得ること
ができる。しかし、マルチプロセス処理でプロセ
スを切替えたとき、スタツクをスワツピングする
必要があり、その処理に長い時間がかかるという
欠点があつた。 〔発明の目的および構成〕 本発明の目的は、セツトアソシアテイプのキヤ
ツシユメモリにおいて、スタツクのような特定の
メモリ領域のデータアクセスについて、より高速
な動作を可能にする手段を提供することにあり、
そのため、上記特定のメモリ領域のデータを、キ
ヤツシユの連想メモリの特定の連想レベルに割付
けることにより、CPUが特定メモリ領域のアド
レスを指定してメモリアクセス要求を出した場合
に、そのデータは、キヤツシユメモリの上記割付
けられた特定の連想レベルにしか存在し得ないた
め、連想アクセス結果を待たずにデータアクセス
動作を先行させることを可能にして、メモリアク
セス時間を短縮するものである。 それにより、本発明の構成は、複数の連想レベ
ルを有するセツトアソシアテイプ方式のキヤツシ
ユメモリにおいて、特定のメモリ領域のデータに
ついては、特定の１つの連想レベルへ割付けると
ともに、その特定メモリ領域に対するアクセスを
示す信号によりその特定連想レベルのデータを選
択する回路を設け、キヤツシユの読出動作におい
て、デイレクトリまたはタグ等のアドレスアレイ
の連想検索による照合一致信号による選択を待た
ずに読出データを選択し、またキヤツシユの書込
動作においては、アドレスアレイの連想検索によ
る照合一致信号による選択を待たずに、上記特定
メモリ領域に対するアクセスを示す信号により、
その特定連想レベルのデータ部のブロツクへ書込
みを行ない、もしアドレスアレイの連想検索によ
りその書込んだデータブロツクが指示したアドレ
スでなく且つそのブロツクの有効表示ビツトが検
出された場合には、更に引続いてそのブロツクの
有効表示ビツトをリセツトすることを特徴とす
る。 〔発明の実施例〕 以下に、本発明を実施例にしたがつて説明す
る。 第２図は、本発明実施例の概念を示す説明図で
あり、図中、１はキヤツシユメモリ、２はそのタ
グ部、３は同じくデータ部、４は主記憶装置を示
す。キヤツシユメモリのタグ部２およびデータ部
３は、４つの連想レベル＃０，＃２，＃３と128
のセツトで構成されている。 第２図に示すように、たとえばキヤツシユメモ
リの４つの連想レベルのうち、連想レベル＃３を
スタツク専用域に割当て、主記憶（仮想メモリ空
間でもよい）の中のスタツク領域のデータは、そ
の連想レベルにだけ格納されるようにする。 ここでCPUから、AIというアドレスのスタツ
クのデータに対するアクセス要求が出された場
合、AIアドレスの下位７ビツトでセツトが指定
され、スタツク専用域の連想レベル＃３のたとえ
ばデータＤが選択されてCPUへ送られる。他
方、AIの上位アドレスとＤに対応するタグ内の
アドレス情報Ａ（これは上位アドレスのみ）とが
完全に一致するかどうかの照合が必要であるが、
照合結果を得る前に、CPUは送られて来たデー
タＤを用いて先行して演算しておくことは可能で
ある。そして、その演算結果を目的場所に格納す
る時までに、上記照合結果が判明すれば、誤処理
となるのを防ぐことができる。 第３図は、本発明の１実施例システムの構成図
である。同図において、参照番号１乃至４は第２
図のものに対応しており、１はキヤツシユメモ
リ、２はタグ部、３はデータ部、４は主記憶装置
である。また、５はタグ＃０の比較器、６はタグ
＃３の比較器、７，８はANDゲート、９は読出
論理回路、１０はリードあるいはライト系命令、
１１はスタツクアクセスビツト、１２，１３はデ
ータセレクタ、１４は演算器ALU，１５，１６
はレジスタ、１７はANDゲートを示す。 比較器５，６はアクセスアドレス中の上位アド
レスとタグ部２から読み出されたアドレスとを比
較する。ANDゲート７，８はタグ部２から読み
出されたアドレスの有効表示（VALID）ビツト
ＶがONのときにのみ、比較器５，６の出力を読
出論理回路９へ印加する。特に連想レベル＃３の
比較結果出力は、スタツクアドレス一致を示す
STACK FOUND信号として使用され、先行処理
データが、演算器１４からレジスタ１５，１６に
書き込まれる際、ANDゲート１７を介してレジ
スタへのクロツク供給制御を行ない、レジスタの
イネーブル状態を制御する。 本発明実施例では、スタツクアクセスを行なう
場合、予め命令１０のスタツクアクセスビツトを
“１”に設定しておき、CPUがこの命令を実行す
る際に、キヤツシユメモリ１に対するスタツクア
クセス信号をONにする。スタツクアクセス信号
は、読出論理回路９に与えられ、このスタツクア
クセス信号がONの場合には、無条件に連想レベ
ル＃３のデータ部をイネーブルにし、かつデータ
セレクタ１２に対して、データ＃３を選択させ
る。 第４図は、読出論理回路９の１構成例を示した
ものである。 第３図において、スタツク読出動作としてキヤ
ツシユにアクセスした場合には、同図のスタツク
アクセス信号がONとなり、読出論理回路９によ
り、強制的にデータブロツク＃３からの読出デー
タが選択されて、CPUの演算器１４へ送られ
る。そしてタグ＃３の比較器６からのSTACK
FOUND信号がONになると、ANDゲート１７が
開き、各レジスタ１５，１６等がイネーブルとな
つて、演算結果が演算器１４から目的のレジスタ
１５，１６等に格納される。 一方、スタツク書込動作としてキヤツシユにア
クセスした場合には、ONのスタツクアクセス信
号により読出論理回路９が制御され、データ部
＃３がイネーブルとなつてデータ部＃３へデータ
が書込まれる。すなわち、タグ＃３比較器の
STACK FOUND信号がON／OFFを示すのを待
たずに、先に書込んでしまう。 その後、もしSTACK FOUND信号がONであ
れば、そのまま何もしなくてもよい。しかし、も
しSTACK FOUND信号がOFF、すなわち
STACK NOT FOUNDでかつ、その書込んだブ
ロツクの有効表示ビツトＶが“１”であれば、タ
グのそのブロツクの有効表示ビツトＶをリセツト
する。 これにより、STACK NOT FOUNDでかつ有
効表示ビツトが“１”である場合を除いて、アク
セス要求の大部分の場合が１サイクル、つまりキ
ヤツシユ書込みのみで動作が終了する。しかし、
上記のSTACK NOT FOUNDの場合には、キヤ
ツシユ書込みとタグのＶビツトをリセツトするた
めに２サイクル使用される。 したがつて、キヤツシユメモリ中に存在しない
ブロツクへの書込操作については、２回目以降
は、１サイクルで処理を済ますことができる。
以上、本発明により、一般データとスタツク領
域のデータを１つのキヤツシユメモリで統一して
扱うと共に、スタツクの読出しアクセスについて
は、単なるメモリアクセスと同じアクセス時間が
可能となり、またスタツクの書込アクセスについ
てもほとんどの場合、単なるメモリへの書込時間
で処理することができる。
域のデータを１つのキヤツシユメモリで統一して
扱うと共に、スタツクの読出しアクセスについて
は、単なるメモリアクセスと同じアクセス時間が
可能となり、またスタツクの書込アクセスについ
てもほとんどの場合、単なるメモリへの書込時間
で処理することができる。
第１図は一般的なセツトアソシアテイプ方式の
キヤツシユメモリの基本構成を示すブロツク図、
第２図は本発明の概念的説明図、第３図は本発明
実施例システムの構成図、第４はその読出論理回
路の１例を示す図である。 図中、１はキヤツシユメモリ、２はタグ部、３
はデータ部、４は主記憶装置、５，６は比較器、
７，８，１７はANDゲート、９は読出論理回
路、１０は命令、１１はスタツクアクセスビツ
ト、１２，１３はデータセレクタ、１４は演算
器、１５，１６はレジスタを表わす。
キヤツシユメモリの基本構成を示すブロツク図、
第２図は本発明の概念的説明図、第３図は本発明
実施例システムの構成図、第４はその読出論理回
路の１例を示す図である。 図中、１はキヤツシユメモリ、２はタグ部、３
はデータ部、４は主記憶装置、５，６は比較器、
７，８，１７はANDゲート、９は読出論理回
路、１０は命令、１１はスタツクアクセスビツ
ト、１２，１３はデータセレクタ、１４は演算
器、１５，１６はレジスタを表わす。
Claims (1)
- １ 複数の連想レベルを有するセツトアソシアテ
イプ方式のキヤツシユメモリにおいて、特定のメ
モリ領域のデータについては、特定の１つの連想
レベルへ割付けるとともに、その特定メモリ領域
に対するアクセスを示す信号によりその特定連想
レベルのデータを選択する回路を設け、キヤツシ
ユの読出動作において、デイレクトリまたはタグ
等のアドレスアレイの連想検索による照合一致信
号による選択を待たずに読出データを選択し、ま
たキヤツシユの書込動作においては、アドレスア
レイの連想検索による照合一致信号による選択を
待たずに、上記特定メモリ領域に対するアクセス
を示す信号により、その特定連想レベルのデータ
部のブロツクへ書込みを行ない、もしアドレスア
レイの連想検索によりその書込んだデータブロツ
クが指示したアドレスでなく且つそのブロツクの
有効表示ビツトが検出された場合には、更に引続
いてそのブロツクの有効表示ビツトをリセツトす
ることを特徴とするキヤツシユメモリの高速アク
セス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221655A JPS59112479A (ja) | 1982-12-17 | 1982-12-17 | キヤツシユメモリの高速アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221655A JPS59112479A (ja) | 1982-12-17 | 1982-12-17 | キヤツシユメモリの高速アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112479A JPS59112479A (ja) | 1984-06-28 |
| JPS6152505B2 true JPS6152505B2 (ja) | 1986-11-13 |
Family
ID=16770174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221655A Granted JPS59112479A (ja) | 1982-12-17 | 1982-12-17 | キヤツシユメモリの高速アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284701U (ja) * | 1988-12-21 | 1990-07-02 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131140A (ja) * | 1984-11-30 | 1986-06-18 | Fujitsu Ltd | バツフア・メモリ・アクセス方式 |
| JPH0721777B2 (ja) * | 1987-02-25 | 1995-03-08 | 横河電機株式会社 | キヤツシユ・メモリ制御装置 |
| JP2012027652A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Ltd | キャッシュメモリ |
-
1982
- 1982-12-17 JP JP57221655A patent/JPS59112479A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284701U (ja) * | 1988-12-21 | 1990-07-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112479A (ja) | 1984-06-28 |
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