JPH0664552B2 - 情報処理装置の無効化処理方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，情報処理装置の無効化処理方式，特に緩衝記
憶手段に記憶されている有効データの無効化処理方式に
関するものである。

〔従来の技術〕

従来ベクトル処理装置とスカラ処理装置を有する情報処
理装置において，緩衝記憶手段の無効化処理は，ベクト
ル処理装置からのストア要求によって主記憶装置上のデ
ータが書き換えられることにより，そのデータの写しを
ブロック単位で記憶している緩衝記憶手段のデータの内
容が無効となっとしまう為，後続のスカラロード要求に
対して緩衝記憶手段としてのデータの保障を行なう為に
なされる。

実際の無効化処理は，ベクトル要求によって緩衝記憶手
段のデータをすべて無効にしてしまう様制御する無効化
処理方式や，ベクトルストア要求に伴なうベクトルスト
ア開始アドレス(B)，ベクトルストア要素間距離(D)，及
びベクトルストア要素数(L)，とを保持し，Ｂ，Ｄ及び
Ｌから，ベトクルストア領域（Ｂ〜Ｂ＋ＬＤ）を作成し
保持し，且つ無効化アドレス作成回路で無効化アドレス
（Ｂ，Ｂ＋Ｄ，Ｂ＋２Ｄ，…Ｂ＋ＬＤ）を作成し、各々
の無効化アドレス（Ｂ，Ｂ＋Ｄ，Ｂ＋２Ｄ，…Ｂ＋Ｌ
Ｄ）１つずつ用いて無効化処理をし，その処理が終了す
るまでの間後続スカラロードに対するデータを保障する
為に，前記ベクトルストア領域内へのアクセスの場合
に，その要求を主記憶装置へのメモリアクセス要求とし
て処理を行なった。又，無効化処理の為の要求は通常ス
カラ処理装置，ベクトル処理装置から送られて来るロー
ド／ストア要求等の要求との競合制御で優先順位が決め
られている。

〔発明が解決しようとする問題点〕

上述した従来の無効化処理方式では，無効化アドレス
（Ｂ，Ｂ＋Ｄ，Ｂ＋２Ｄ，…Ｂ＋ＬＤ）を１つ１つ用い
無効化処理を行なうが，緩衝記憶手段があるブロックア
ドレス単位で記憶制御されている為に，実際の無効化処
理には作られた無効化アドレスの一部しか使用されてい
ない。その時は，折角作成した無効化アドレスを用いて
無効化処理を１つ１つ実行しても無効化処理に使われて
いるアドレス情報の一部が同じであった場合に，同じブ
ロック無効化処理を行なうことにより，余分な無効化処
理要求を出すことになり，無効化処理に時間がかかるこ
とになり，後続要求の処理が遅くなるという欠点があ
る。

〔問題点を解決するための手段〕

本発明の情報処理装置の無効化処理方式は，スカラ要求
を処理するスカラ処理手段と，ベクトル要求を処理する
ベクトル処理手段と，前記スカラ処理手段及びベクトル
処理手段に対してスカラ要求及びベクトル要求を発行す
る要求発行手段と，前記スカラ処理手段及び前記ベクト
ル処理手段との間でデータの授受を行なう主記憶手段
と，該主記憶手段と前記スカラ処理手段との間にあり前
記主記憶手段にあるデータの一部の写しをブロック単位
で記憶し，該ブロックのブロックアドレスの有効を表示
する有効ビットを持つ緩衝記憶手段と，前記要求発行手
段からのベクトルストア要求に応答して前記ベクトルス
トア要求と共に送られて来るベクトルストアアドレス情
報に基づき前記緩衝記憶手段に記憶されている有効ビッ
トを無効にする無効化処理の為の無効化アドレスを作成
する無効化アドレス作成手段と，前記要求発行手段から
順次発行されるベクトルストア要求に対応して前記無効
化アドレス作成手段での無効化アドレス作成に必要な情
報を記憶し保持する無効化情報保持手段と，前記無効化
処理が実行中であることを表示する表示ビットと前記無
効化アドレス作成手段からの無効化アドレスを複数受付
けるレジスタに存在する複数の無効化アドレスの間で前
記表示ビットが無効化処理実行中を表示している場合に
前記無効化アドレスの一部を比較し一致していない場合
は無効化処理を行うが、一致している場合は無効化処理
を行わない無効化処理手段とを含んで構成される。

〔実施例〕

次に，本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成図である。まず第１図
を用いて動作の概略を説明することにする。

はじめに通常の緩衝記憶手段５の無効化処理について説
明する。緩衝記憶手段５に主記憶手段４にあるデータの
一部の写しがブロック単位で存在する状態で，ベクトル
処理手段２から主記憶手段４上へのストア要求がある
と，ベクトル要求情報線１１を介して，制御手段８へス
トア要求が出され，主記憶制御情報線２１を介して，そ
の要求が実行される。これによって，主記憶手段４のデ
ータが書き換えられたことになり，緩衝記憶手段５のデ
ータの内容を保障する必要が出てくる。

その為，ベクトル処理手段２から，ベクトルストア情報
線１２を介して，ベクトルストア開始アドレス(B)，ベ
クトルストア要素間距離(D)及びベクトルストア要素数
(L)を無効化情報保持回路６に保持するとともに，無効
化処理情報線１６を介して，無効化アドレス作成手段９
にその情報を送ることによって，それらの情報から無効
化アドレス（Ｂ，Ｂ＋Ｄ，Ｂ＋２Ｄ，…Ｂ＋ＬＤ）を作
成し，無効化アドレス線１７を介して無効化処理手段７
へ無効化アドレス情報を送り，無効化処理手段７から無
効化処理線２０を介して，緩衝記憶手段５の無効化処理
を行なう。

これによって緩衝記憶手段５に記憶されているデータの
保障はできるが，この無効化処理が終了するまでの間の
後続要求に対するデータの保障ができない。そこで，無
効化情報保持手段６に保持していたベクトルストア情報
（Ｂ，Ｄ，Ｌ）を制御情報線１５を介して制御手段８へ
送ることによって，ベクトルストア領域（Ｂ〜Ｂ＋Ｌ
Ｄ）を作り，無効化処理が終了するまでそれを保持する
ことによって，スカラ処理手段１からスカラ要求情報線
１０を介して送られて来る緩衝記憶手段５をアクセスす
るスカラロード要求を，ベクトルストア領域内であった
時に，主記憶手段４に対する要求となる様制御し，主記
憶制御情報線２１を介して，主記憶手段４に要求を出
し，データ線１３を介して，主記憶手段４からスカラ処
理手段１にデータを返すよう制御することでデータの保
障を行なう。

これが基本動作であるが，本発明の実施例ではベクトル
ストア要求に伴なって送られて来るベクトルストア無効
化情報から作られる無効化アドレスを用い，緩衝記憶手
段５の無効化処理を行なう時に，無効化処理手段７に無
効化アドレスを複数組保持するバッファレジスタを持
ち，それぞれのレジスタの間で，例えば無効化アドレス
の一部，すなわち，緩衝記憶手段５をアクセスするのに
用いられるブロックアドレスを比較し一致を検出するこ
とにより，同一ブロックアドレスに対する無効化処理を
行なわないよう制御することによって，無駄な無効化要
求を無くし，無効化処理を速くしている。

第２図は無効化処理装置７の構成を示す図であり，以下
この第２図を用いて詳細に説明する。まず，無効化アド
レス作成手段９から，無効化アドレス線１７及び無効化
アドレス有効情報線１８を介して送られて来る無効化ア
ドレスとその有効情報を，アドレスレジスタ２７，２８
及び有効表示レジスタ２９，３０で受け取り，最初の無
効化アドレス情報がアドレスレジスタ２８と有効表示レ
ジスタ３０に在り，後続の無効化アドレス情報がアドレ
スレジスタ２７と有効表示レジスタ２９に在る場合を考
える。

通常の無効化処理は順番に最初のものが処理され，次に
後続の第２番目のものがアドレスレジスタ２８と有効表
示レジスタ３０にセットされ，新たに３番目の無効化ア
ドレス情報がアドレスレジスタ２７と有効表示レジスタ
２９にセットされ，これを繰り返しｎ個の無効化処理が
行なわれる。

ここで，アドレスレジスタ２７及び有効表示レジスタ２
９の無効化アドレス情報がそれぞれアドレスレジスタ２
８及び有効表示レジスタ３０へ送られる時に，第３図に
示すよう無効化アドレスの一部をアドレスレジスタ２７
とアドレスレジスタ２８の間でアドレス情報線３６，３
７を介して比較器３２を用いて比較し，一致を検出する
と，比較情報線３９を介し一致情報を出力する。一方，
制御回路８から無効化処理制御線２４を介して送られて
来る無効化処理中を意味する情報を無効化処理有効レジ
スタ３１に受け，無効化処理有効情報線３８を介して出
力する。これら２つの出力情報を，NANDゲート３４を介
して，有効表示レジスタ２９からの有効情報とANDゲー
ト３３でアンドをとることによって有効情報を無効に
し，有効表示レジスタ３０へ送る。

一方，無効化処理は無効化手段２６に無効化アドレス情
報線４２及び有効情報線４３を介して送られる無効化ア
ドレス及び有効情報とから，無効化アドレスが有効時の
み無効化処理を実行する。

その時は比較器３２で一致が検出されると，２番目の無
効化アドレス有効情報は有効表示レジスタ２９から有効
表示レジスタ３０に送られる時に無効になり，無効化手
段２６での無効化処理要求が抑止される。

この場合，比較器３２で比較されるアドレス情報が第３
図に示すように緩衝記憶手段５のブロックアドレスであ
る為，実際に緩衝記憶手段５にデータが登録されていな
い場合でも無効化処理をする必要があるが，登録されて
いる場合のみ無効化したい場合は，比較器３２で比較す
るアドレス情報をブロックアドレスを含む上位アドレス
部にすることによって可能となる。又，無効化処理要求
がスカラ要求及びベクトル要求と競合し待たされる場
合，制御手段８から無効化停止信号線２２を介して送ら
れて来る無効化停止信号によって，すべての無効化処理
が停止するが，この時にANDゲート３３でアンドがとれ
た場合に，無効化停止信号線２２の信号と無効化情報線
４０を介して送られて来る無効化情報とをANDゲート３
５でアンドをとることによって，アドレスレジスタ２７
及び有効表示レジスタ２９へ送られている停止信号（ホ
ールド信号）を解除することができ，無効になる無効化
アドレス情報を持っているアドレスレジスタ２７に後続
の無効化アドレス情報をセットすることを可能にし，且
つ本信号を無効化アドレス作成回路９に対する無効化ア
ドレス作成停止信号として無効化アドレス作成停止信号
線２３を介して送ることで，アドレスレジスタ２７及び
有効表示レジスタ２９に実行される無効化アドレス情報
がセットされるまでアドレス作成を続けることができ
る。

〔発明の効果〕

以上説明したように，本発明は無効化アドレスを複数個
保持し，それらの間で無効化アドレスの一部を無効化処
理中のみ比較し一致を検出し，その一致情報を用いて，
同一ブロックへの無効化要求を抑止することにより，同
一ブロックへの無駄な無効化要求が縮退できるととも
に，スカラ要求及びベクトル要求と無効化処理要求との
競合により，無効化処理要求が抑止される場合に，同一
ブロックへの無効化要求が連続すると，無効化要求が要
求抑止状態でも可能になり，無効化要求の競合を少なく
するとともに，無効化処理が終了するのが早くなり，後
続要求に対する処理性能を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図，第２図はその部分
詳細の一例の構成図，第３図はその動作説明図である。 記号の説明： １…スカラ処理手段，２…ベクトル処理手段，３…要求
発行手段，４…主記憶手段，５…緩衝記憶手段，６…無
効化情報保持手段，７…無効化処理手段，８…制御手
段，９…無効化アドレス作成手段，１０…スカラ要求情
報線，１１…ベクトル要求情報線，１２…ベクトルスト
ア情報線，１３…データ線，１４…データ線，１５…制
御情報線，１６…無効化処理情報線，１７…無効化アド
レス線，１８…無効化アドレス有効情報線，１９…無効
化終了情報線，２０…無効化処理線，２１…主記憶制御
情報線，２２…無効化停止信号線，２３…無効化アドレ
ス作成停止信号線，２４…無効化処理制御線，２５…縮
退手段，２６…無効化手段，２７，２８…アドレスレジ
スタ，２９，３０…有効表示レジスタ，３１…無効化処
理有効レジスタ，３２…比較器，３３…ANDゲート，３
４…NANDゲート，３５…ANDゲート，３６，３７…アド
レス情報線，３８…無効化処理有効情報線，３９…比較
情報線，４０…無効化情報線，４１…有効情報線，４２
…無効化アドレス情報線，４３…有効情報線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】スカラ要求を処理するスカラ処理手段と、
   ベクトル要求を処理するベクトル処理手段と、前記スカ
   ラ処理手段及ベクトル処理手段に対してスカラ要求及び
   ベクトル要求を発行する要求発行手段と、前記スカラ処
   理手段及び前記ベクトル処理手段との間でデータの授受
   を行う主記憶手段と、該主記憶手段と前記スカラ処理手
   段との間にあり前記主記憶手段にあるデータの一部の写
   しをブロック単位で記憶し、該ブロックのブロックアド
   レスの有効を表示する有効ビットを持つ緩衝記憶手段
   と、前記要求発行手段からのスペクトルストア要求に応
   答して前記スペクトルストア要求と共に送られて来るベ
   クトルストアアドレス情報に基づき前記緩衝記憶手段に
   記憶されている有効ビットを無効にする無効化処理のた
   めの無効化アドレスを作成する無効化アドレス作成手段
   と、前記要求発行手段から順次発行されるベクトルスト
   ア要求に対応して前記無効化アドレス作成手段での無効
   化アドレス作成に必要な情報を記憶し保持する無効化情
   報保持手段と、前記無効化処理が実行中であることを表
   示する表示ビットと前記無効化アドレス作成手段からの
   無効化アドレスを複数受付けるレジスタに存在する複数
   の無効化アドレスの間で前記表示ビットが無効化アドレ
   ス処理実行中を表示している場合に前記無効化アドレス
   の一部を比較し、一致していない場合は無効化処理を行
   うが、一致している場合は無効化処理を行わない無効化
   処理手段とを含むことを特徴とする情報処理装置の無効
   化処理方式。