JP2961663B2 - キャッシュメモリ制御方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサにおいて、キャッシュメ
モリ内のデータとメインメモリ内のデータとの無矛盾性
保証制御を行うためのキャッシュメモリ制御方法に関す
るものである。

〔従来の技術〕

複数の処理ユニットがメインメモリを共有して使用す
るマルチプロセッサシステムにおいて、各処理ユニット
がキャッシュメモリを有する場合、他の処理ユニットに
より書き換えられたデータをキャッシュメモリ内に持つ
ことにより、処理ユニットが誤った処理を実行しないよ
うに、各処理ユニットのキャッシュメモリ内のデータと
メインメモリ内のデータとの無矛盾性保証制御（一致制
御）を行うことは不可欠である。

一般に、キャッシュメモリは複数のエントリから成
り、各エントリは、ブロックのアドレス情報を格納する
タグ部、ブロックデータを格納するデータ部、タグ部お
よびデータ部に格納されている内容が有効であるか無効
であるかを示すバリッド部から成る。

処理ユニットがアドレスａで指定されるメインメモリ
のデータを書き換える時、処理ユニット内のキャッシュ
メモリおよびメインメモリの書き換えは処理ユニットに
より行われる。他の処理ユニットのキャッシュメモリと
メインメモリとの無矛盾性保証制御は以下のように行
う。キャッシュメモリは、書き換えられたメインメモリ
のアドレスａ（ライトアドレス）を入力し、バリッド部
で有効であることが示されているエントリのタグ部を検
索する。検索の結果ライトアドレスａで指定されるデー
タを含むブロックがキャッシュメモリに存在した時、当
該ブロックを格納しているエントリのバリッド部に無効
をセットする。

以上述べたように、従来のキャッシュメモリとメイン
メモリとの無矛盾性保証制御方式では、他の処理ユニッ
トにより書き換えられたメインメモリのデータがキャッ
シュメモリ内に存在するか否かをチェックし、存在して
いればそのデータを無効化していた。

〔発明が解決しようとする課題〕

しかし従来の方式では、各処理ユニットのキャッシュ
メモリにおいて、他の処理ユニットが書き換えを行った
全てのライトアドレスに対して、ライトアドレスを含む
ブロックがキャッシュメモリに格納されているか否かの
チェックを行う必要があった。この方式では、以下に示
す競合が発生し、プロセッサからキャッシュメモリへの
アクセス待ち時間が生じる。

（１）無矛盾性保証制御を行うためのライトアドレスの
キャッシュメモリへの入力と、プロセッサがキャッシュ
メモリ内のデータにアクセスするためのアドレスの入力
との競合。

（２）ライトアドレスに対する無矛盾性保証制御を行う
ためのタグ部の検索と、プロセッサがキャッシュメモリ
内のデータにアクセスするためのタグ部の検索との競
合。

競合を減少させる方法として、（１）に対しては、キ
ャッシュメモリにライトアドレスを入力するための専用
ピンを設ける方法、（２）に対しては、キャッシュメモ
リ内に同一情報を格納するタグ部を２個設け、一方をプ
ロセッサからのアクセスに使用し、他方をライトアドレ
スのチェックに使用する方法である。しかし、専用ピン
を設ける方法では、キャッシュメモリのピン数が増加す
る欠点がある。また、タグ部を２個設ける方法では、キ
ャッシュメモリ内の冗長な情報が含まれることになる。

〔課題を解決するための手段〕

本発明はこれらの課題を解決するためになされたもの
で、各処理ユニットは、キャッシュメモリ内に格納して
あるブロックが、他のいずれの処理ユニットのキャッシ
ュメモリに格納しているかの情報を持つものである。メ
インメモリを書き換える処理ユニットは、ライトアドレ
スと共に無矛盾性保証制御を行う必要のある（書き換え
たデータを含むブロックを格納している）キャッシュメ
モリを指定するためのキャッシュ指定情報を出力し、他
の処理ユニットは、キャッシュ指定情報により指定され
た時のみライトアドレスのチェックおよび無効化（また
は書き換え）を行うものである。

〔作 用〕

各処理ユニットで行われるライトアドレスのチェック
回数は減少し、ライトアドレスのチェックとプロセッサ
からキャッシュメモリへのアクセスとの競合は減少され
る。

〔実施例〕

次に本発明について図面を参照して以下に詳細する。

図は、本発明の実施例が適用される回路のブロック図
である。

同図において、1,2,3は処理ユニット、４はシステム
バス、５はメインメモリ、６はバスマスタコントロー
ラ、10,20,30はプロセッサ、11,21,31はキャッシュメモ
リ、12,22,32はキャッシュ指定回路、13,23,33はバスコ
ントローラ、41はアドレスバス、41はデータバス、43は
ブロック要求バス、44はブロック転送応答バス、45はキ
ャッシュメモリ11のキャッシュ指定バス、46はキャッシ
ュメモリ21のキャッシュ指定バス、47はキャッシュメモ
リ31のキャッシュ指定バス、48は書き込み支指示バス、
100,200,300はプロセッサバスである。キャッシュメモ
リ11,21,31は複数のエントリから成り、各エントリは、
ブロックのアドレス情報を格納するタグ部、キャッシュ
指定バス上の値を格納すキャッシュ指定部、ブロックデ
ータを格納するデータ部、エントリに格納されている内
容が有効であるか無効であるかを示すバリッド部から成
る。

ここで、メインメモリ５のアドレスａで指定されるデ
ータを含むブロックをBaとし、ブロックBaはキャッシュ
メモリ21に格納されており、キャッシュメモリ11,31に
は格納されていないものとする。

プロセッサ10からアドレスａで指定されるデータが要
求された時、メインメモリ５から処理ユニット１のキャ
ッシュメモリ11へのブロックBaの転送は以下のように行
われる。

処理ユニット１からプロセッサバス100を介して要求
されたアドレスａのデータを含むブロックａがキャッシ
ュメモリ11に存在しないので、キャッシュメモリ11は信
号線101を介してバスコントローラ13にブロック転送を
行うように指示する。バスコントローラ13は、信号線10
2を介してシステムバス４の使用要求をバスマスタコン
トローラ６に知らせる。バスマスタコントローラ６は、
予め定められた手続に従い１つのバスコントローラにの
みシステムバス４の使用許可を与える。信号線103を介
してシステムバス４の使用許可がバスコントローラ13に
与えられ時、アドレスバス41上にアドレスａを出力し、
ブロック要求バス43にブロック転送要求信号を出力し、
信号線104を介してキャッシュ指定回路12にブロック要
求をシステムバス４に出力したことを知らせ、キャッシ
ュ指定回路３は指定線105を介してキャッシュ指定バス4
5上に「１」を出力する。

バスコントローラ23は、ブロック要求バス43上に出力
されているブロック要求信号により、ブロック転送が行
われることを知り、アドレスバス41上に出力されている
アドレスａのデータを含むブロックBaが転送されること
を信号線206を介してキャッシュメモリ21に知らせる。
キャッシュメモリ21は、アドレスａのデータを含むブロ
ックBaが内部に格納されているか否かのチェックを行
う。キャッシュメモリ21には、ブロックBaが格納されて
いるので、キャッシュメモリ21は信号線207を介してキ
ャッシュ指定回路22にブロックBaが格納されていること
を知らせる。キャッシュ指定回路22は、信号線205を介
してキャッシュ指定バス46上に「１」を出力する。

バスコントローラ33は、ブロック要求バス43上に出力
されているブロック要求信号により、ブロック転送が行
われること知り、アドレスバス41上に出力されているア
ドレスａのデータを含むブロックBaが転送されることを
信号線306を介してキャッシュメモリ31に知らせる。キ
ャッシュメモリ31は、アドレスａのデータを含むブロッ
クBaが内部に格納されているか否かのチェックを行う。
キャッシュメモリ31にはブロックBaが格納されていない
ので、キャッシュメモリ31は、信号線307を介してキャ
ッシュ指定回路32にブロックBaが格納されていないこと
を知らせる。キャッシュ指定回路32は、信号線305を介
してキャッシュ指定バス47上に「０」を出力する。

メインメモリ５はブロック要求バス43上に出力されて
いるブロック要求信号により、ブロックが要求されてい
ることを知り、アドレスバス41上に出力されているアド
レスａのデータを含むブロックBaを読み出し、ブロック
Baの転送を開始する。

以上処理ユニット１がブロック要求バス43上にブロッ
ク要求信号を出力してから、処理ユニット2,3およびメ
インメモリ５の動作を並列に実行され、処理ユニット２
および３の動作はメインメモリ５がブロックBaの転送を
開始するまでに終了する。

メインメモリ５はブロックBaの転送を開始することを
ブロック転送応答バス44を介して処理ユニット1,2,3に
通知し、データバス42上にブロックBaを出力する。

バスコントローラ13は、ブロック転送応答バス44を介
して要求したブロックBaがデータバス42上に出力される
ことを知り、データバス42上に出力されたブロックBaを
チップバス100を介してキャッシュメモリ11に入力す
る。キャッシュメモリ11は、予め定められた手続により
選択したエントリのタグ部にアドレスａのタグ情報を、
キャッシュ指定部には信号線108および109を介して入力
したキャッシュ指定バス46上の値「１」およびキャッシ
ュ指定バス47上の値「０」を、データ部にはチップバス
100を介して入力したブロックBaを、バリッド部には有
効を示す値「１」をそれぞれ書き込む。

キャッシュメモリ21は、ブロック転送応答バス44を介
してブロックBaが転送されることを知り、ブロックBaが
格納されているエントリのキャッシュ指定部に、信号線
208および209を介して入力したキャッシュ指定バス45上
の値「１」およびキャッシュ指定バス47上の値「０」を
書き込む。

キャッシュメモリ31は、ブロックBaを格納していれ
ば、キャッシュメモリ21と同様に動作するが、ここでは
ブロックBaを格納していなので動作しない。

以上、メインメモリ５がブロック要求応答バス44上に
ブロック転送を開始する信号を出力してからの処理ユニ
ット1,2および３の動作は並列に実行される。ブロック
転送が終了すると、バスコントローラ13は、信号線102
を介してシステムバス４の使用が終了したことをバスマ
スタコントローラ６に知らせる。

以上述べたようにブロックBaを転送することにより、
全てのキャッシュメモリに対して、ブロックBaを格納し
ているエントリのキャッシュ指定情報部に、ブロックBa
を格納しているキャッシュメモリを指定する情報が格納
される。

請求項１に対応する一実施例においては、プロセッサ
10が、メインメモリ５のアドレスａで指定されるデータ
を書き換える動作およびプロセッサ10により書き換えら
れたメインメモリ５のデータとキャッシュメモリ11,21,
31内のデータとの無矛盾性保証制御は以下のようにして
行われる。

プロセッサ10がメインメモリ５上のアドレスａのデー
タを書き換える時、プロセッサ10は、プロセッサバス10
0にアドレスａおよび書き換えデータを出力する。

キャッシュメモリ11は、プロセッサバス上に出力され
ているアドレスａおよび書き換えデータを入力し、バリ
ッド部に有効であることを示す情報を格納しているエン
トリのタグ部を検索する。アドレスａで指定されるデー
タを含むブロックBaを格納するエントリが内部に存在す
れば、ブロックBaに含まれるアドレスａで指定されるデ
ータをチップバスから入力した書き換えデータに書き換
える。アドレスａで指定されるデータを含むブロックBa
を格納するエントリが内部に存在していなければ、書き
換えは行わない。ここでは、ブロックBaを格納するエン
トリがキャッシュメモリ11の内部に存在するので、ブロ
ックBaに含まれるアドレスａで指定されるデータをチッ
プバス100を介して入力した書き換えデータに書き換え
る。

バスコントローラ13は、信号線102を介してシステム
バスの使用要求をバスマスタコントローラ６に知らせ
る。信号線103を介してシステムバス４の使用許可がバ
スコントローラ13に与えられた時、バスコントローラ13
は、アドレスバス41上にアドレスａを、データバス42上
に書き換えデータを、書き込み指示バス48に書き込み指
示信号を出力するとともに、システムバス４に書き込み
情報を出力していることを信号線110を介してキャッシ
ュメモリ11に知らせる。キャッシュメモリ11は、ブロッ
クBaを格納するエントリが内部に存在すれば、当該エン
トリのキャッシュ指定部に格納してある情報を信号線10
8および109を介してキャッシュ指定バス46および47に出
力する。ブロックBaを格納するエントリが内部に存在し
ていなければ、信号線108および109を介してキャッシュ
指定バス46および47に値「１」を出力する。ここでは、
ブロックBaを格納するエントリがキャッシュメモリ11の
内部に存在するので、キャッシュ指定バス46上に「１」
を、キャッシュ指定バス47上に「０」を出力する。

メインメモリ５は、書き込み指示バス48上の書き込み
指示を受け取り、アドレスバス41上に出力されているア
ドレスａにデータバス42上に出力されている書き換えデ
ータを書き込む。

処理ユニット２において、キャッシュ指定回路22は、
信号線205を介して書き込み指示バス46上の値を入力す
る。信号線205を介して入力した値が「１」の時、信号
線211を介してバスコントローラ23にシステムバス４に
出力されている書き換え情報について無矛盾性保証制御
を行う必要のあることを知らせる。信号線205を介して
入力した値が「０」の時、信号線211を介してバスコン
トローラ23にシステムバス４に出力されている書き換え
情報について無矛盾性保証制御を行う必要のないこを知
らせる。この場合、書き込み指示バス46上には値「１」
が出力されているので、バスコントローラ23は無矛盾性
保証制御を行うために、アドレスバス41上のアドレスａ
について無矛盾性保証制御を行うことを信号線206を介
してキャッシュメモリ21に指示する。キャッシュメモリ
21は、信号線206を介して入力されたアドレスａを含む
ブロックが格納してあれば無効化する必要のあることを
知り、アドレスａのデータを含むブロックBaがキャッシ
ュメモリ21に格納されているか否かのチェッックを行
う。キャッシュメモリ21には、ブロックBaが格納されて
いるので、ブロックBaが格納されているエントリのバリ
ッド部に無効を示す情報を書き込む。

処理ユニット３において、キャッシュ指定回路32は、
信号線305を介して書き込み指示バス47上の「０」を入
力し、信号線311を介してバスコントローラ33にシステ
ムバス４に出力されている書き換え情報について無矛盾
性保証制御を行う必要のないことを知らせる。バスコン
トローラ33は、アドレスバス41上に出力されているアド
レスをキャッシュメモリ31に入力しない。

処理ユニット１は、メインメモリ５の書き換えを終了
すると、バスコントローラ13は、信号線102を介してシ
ステバス４の使用が終了したことをバスマスタコントロ
ーラ６に知らせる。

請求項２に対応する一実施例においては、処理ユニッ
ト１からメインメモリ５の書き換えが終了すると、キャ
ッシュメモリ11は、ブロックBaを格納するエントリが内
部に存在すれば、当該エントリのキャッシュ指定格納部
に値「０」を格納する。

これにより、他のプロセッサにより書き換えが行われ
た全てのメインメモリのアドレスに対して、当該アドレ
スを含むブロックが各キャッシュメモリに格納されてい
るか否かのチェックをする必要がなくなり、各キャッシ
ュメモリにおける書き換えられたアドレスのチェックと
プロセッサからのアクセスとの競合を減少させることが
可能となる。

〔発明の効果〕

以上説明したように本発明は、各処理ユニットは、キ
ャッシュメモリ内に格納してあるブロックが、他のいず
れの処理ユニットのキャッシュメモリに格納しているか
の情報を持つものである。メインメモリを書き換える処
理ユニットは、ライトアドレスと共に無矛盾性保証制御
を行う必要のあるキャッシュメモリを指定するためのキ
ャッシュ指定情報を出力し、他の処理ユニットは、キャ
ッシュ指定情報により指定された時のみライトアドレス
のチェックおよび無効化を行うようにしたことにより、
各処理ユニットで行われるライトアドレスのチェック回
数は減少し、ライトアドレスのチェックとプロセッサか
らキャッシュメモリへのアクセスとの競合は減少され
る。

このため、他のプロセッサにより書き換えが行われた
全てのメインメモリのアドレスに対して、当該アドレス
を含むブロックが各キャッシュメモリに格納されている
か否かのチェックをする必要がなくなり、各キャッシュ
メモリにおける書き換えられたアドレスのチェック回数
を減少させることが可能となる。

また、請求項２に記載の本発明を用いることにより、
１つの処理ユニットが同一のブロック内のデータを連続
して書き換える場合、最初の書き換え時のみ他の処理ユ
ニットのキャッシュメモリで無矛盾性保証制御（書き換
えられたデータを含むブロックの無効化）を行い、２回
目以降の書き換え時には他の処理ユニットのキャッシュ
メモリで無矛盾性保証制御を行わないようにすることが
可能となる。

このように本発明によれば、全てのブロック転送に対
して、転送されるブロックが自キャッシュメモリ内に格
納されているか否かのチェックをすることが必要となる
が、一般に、ブロック転送回数は、メインメモリの書き
換え回数に比較して少ないので、各キャッシュメモリで
のチェック回数を減少させることが出来る。

【図面の簡単な説明】

図は本発明の一実施例が適用される回路のブロック図で
ある。 1,2,3……処理ユニット、……システムバス、５……メ
インメモリ、６……バスマスタコントローラ、10,20,30
……プロセッサ、11,21,31……キャッシュメモリ、12,2
2,32……バスコントローラ、41……アドレスバス、42…
…データバス、43……ブロック要求バス、44……ブロッ
ク転送応答バス、45,46,47……キャッシュ指定バス、48
……書き込み指定バス、100,200,300……プロセッサバ
ス。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のエントリからなるキャッシュメモ
   リ，キャッシュ指定回路およびプロセッサからそれぞれ
   が構成される複数の処理ユニットと、上記複数の処理ユ
   ニットとシステムバスで接続されたメインメモリとを備
   え、上記エントリはブロックデータを格納するブロック
   情報格納部および上記ブロックデータがいずれの処理ユ
   ニットのキャッシュメモリに格納されているかを示すキ
   ャッシュ指定情報を格納するキャッシュ指定情報部を有
   するものである情報処理装置におけるキャッシュメモリ
   制御方法であって、 ある処理ユニットが上記メインメモリから自キャッシュ
   メモリにブロックデータをブロック転送する時、 ブロック転送を行う処理ユニットは、ブロック転送され
   るブロックデータにアクセスすることを示すキャッシュ
   指定情報をキャッシュ指定回路からシステムバス上に出
   力し、 ブロック転送を行う処理ユニット以外の他の処理ユニッ
   トは、ブロック転送されるブロックデータが自キャッシ
   ュメモリに格納されている場合には、ブロック転送され
   るブロックデータが自キャッシュメモリに格納されてい
   ることを示すキャッシュ指定情報を自キャッシュ指定回
   路から上記システムバス上に出力すると共に、上記シス
   テムバス上に出力されているキャッシュ指定情報を自キ
   ャッシュメモリのブロック転送されるブロックデータが
   格納されているエントリのキャッシュ指定情報部に格納
   し、 ブロック転送を行う処理ユニットは、ブロック転送され
   たブロックデータおよび上記システムバス上に出力され
   ているキャッシュ指定情報を、予め定められた手続によ
   り選択されたエントリのブロック情報格納部およびキャ
   ッシュ指定情報部にそれぞれ格納し、 ある処理ユニットが上記メインメモリを書き換える時、 書き換えを行う処理ユニットは、書き換えが行われる上
   記メインメモリ上のアドレス情報及び書き換えデータを
   システムバス上に出力し、自キャッシュメモリに書き換
   えが行われるブロックデータが格納されている場合に
   は、書き換えが行われるブロックデータを格納している
   エントリのキャッシュ指定情報部に格納されているキャ
   ッシュ指定情報を上記システムバス上に出力し、自キャ
   ッシュメモリに書き換えが行われるブロックデータが格
   納されていない場合には、書き換えが行われるブロック
   データが予め定められた他の処理ユニットのキャッシュ
   メモリに格納されている可能性があることを示すキャッ
   シュ指定情報を上記システムバスに出力し、 書き換えを行う処理ユニット以外の他の処理ユニット
   は、書き換えが行われるブロックデータが自キャッシュ
   メモリに格納されていることまたは格納されている可能
   性があることを示すキャッシュ指定情報が上記システム
   バス上に出力されている場合には、上記システムバス上
   に出力されている前記アドレス情報を用いて自キャッシ
   ュメモリ内のデータと上記メインメモリ内のデータの無
   矛盾性保証制御を行うことを特徴とするキャッシュメモ
   リ制御方法。
2. 【請求項２】請求項１に記載されたキャッシュメモリ制
   御方法において、ある処理ユニットが上記メインメモリ
   を書き換える時、書き換えを行う処理ユニットは、書き
   換えが行われるブロックデータが自キャッシュメモリに
   格納されている場合には、書き換えが行われるブロック
   データを格納しているエントリのキャッシュ指定情報に
   格納されているキャッシュ指定情報を上記システムバス
   に出力した後、キャッシュ指定情報を予め定められた値
   に書き換えることを特徴とするキャッシュメモリ制御方
   法。