JPS6131495B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、キヤツシユ記憶回路を伴なうマルチ
プロセツサシステム、さらに詳しく云えば命令読
出用とデータ読出書込用の２つのキヤツシユ記憶
回路を持ち、主記憶装置を複数の処理装置で共有
するデータ処理装置に関する。

最初にこの種の装置の最も一般的な構成を示
し、その動作を説明する。

第１図は１つの処理装置とそのキヤツシユ記憶
回路のみを示し、他の処理装置を省略して従来の
データ処理装置の基本的なブロツク図である。図
において、１０１はデータ記憶部、１０２はデイ
レクトリ部、１０３はデイレクトリ部１０２と同
じ内容を記憶するキヤツシユ一致処理用デイレク
トリであり、演算部１０７はこれらで構成される
キヤツシユ記憶回路を通して主記憶装置１０８に
接続される。

演算部１０７が主記憶装置１０８に対し、読出
書込を行なうときは主記憶装置１０８とキヤツシ
ユ記憶回路の一致が保たれる。すなわち、主記憶
装置からの読出しの場合は、デイレクトリ部１０
２を検索してそのアドレスが有効に存在していれ
ば、主記憶装置１０８を起動させずにデータ記憶
部１０１からそのデータを演算部１０７に送り存
在していなければ、そのアドレスをデイレクトリ
部１０２に格納し、主記憶装置１０８を起動させ
て読出したデータを演算部１０７へ送るととも
に、その写しをデータ記憶部１０１に格納する。
そして主記憶装置１０８への書込みの場合は、そ
の書込み番地がデイレクトリ部１０２に記憶され
ているかを検索し、記憶されていれば書込みデー
タを対応するデータ記憶部１０１へ書込むととも
に、主記憶装置１０８へデータを送つて書込みを
起動することにより、自処理装置の書込み読出し
に対して主記憶装置とキヤツシユ記憶回路の一致
を保つ。また他処理装置（図示していない）から
の主記憶装置への書込みがあつたときは、キヤツ
シユ一致用インタフエース信号線１０９を介して
他処理装置の書込みアドレスを受けとり、キヤツ
シユ一致処理用デイレクトリ１０３を検索して一
致する有効なアドレスがあれば、そのアドレス情
報を無効とし、かつそのアドレスと記憶部位情報
をデイレクトリ部１０２へ送つて対応するアドレ
ス情報を無効とすることによつて、主記憶装置と
キヤツシユ記憶回路の一致を保つようにしてい
る。

この従来の装置は、単一のキヤツシユ記憶回路
を持つのみであるが、演算部の性能を上げるため
にはキヤツシユ記憶回路があつても、そのデータ
読み書きの能力で制限されるケースがあるので、
その打開策として命令取出用のキヤツシユ記憶回
路と演算データ読出し書込み用のキヤツシユ記憶
回路の２つをおき、それぞれ独立に演算部がアク
セスする方式が提案されている。本発明は、この
２つのキヤツシユ記憶回路をもつたデータ処理装
置に関するもので、すでに当発明者はこれについ
て２つのキヤツシユ記憶回路に一致処理用デイレ
クトリ部を設けたものを出願しているが、今回は
さらにこれを改良したものである。

本発明の目的は、このような２つのキヤツシユ
記憶回路を伴なつたマルチプロセツサシステムに
おいて、一致処理用デイレクトリ部を構成する記
憶回路の素子を削減することにより、低価格化と
信頼度の向上を図つたデータ処理装置を提供する
ものである。

そこで、前記の目的を達成するために、本発明
によるデータ処理装置では、命令読出用とデータ
読出書込用２つのキヤツシユ記憶回路を持ち、主
記憶装置を複数の処理装置で共有するデータ処理
装置において、前記２つのキヤツシユ記憶回路の
一致処理用デイレクトリ部を単一アクセスの記憶
回路で構成し、前記一致処理用デイレクトリへの
前記２つのキヤツシユ記憶回路からの登録および
他の処理装置からの書込アドレスと前記２つのキ
ヤツシユ記憶回路に登録されているアドレスの一
致検出のさい、前記一致処理用デイレクトリ部の
命令読出用対応部とデータ読出書込用対応部を時
分割でアクセスするように構成されている。

以下、図面を参照して本発明をさらに詳しく説
明する。

第２図に本発明によるデータ処理装置の一実施
例を示す。

第２図において、キヤツシユ記憶回路は２つか
らなり、演算データ用データ記憶部２０１、演算
データ用デイレクトリ部２０２、命令用データ記
憶部２０３、命令用デイレクトリ部２０４で構成
されている。２０５は各デイレクトリ部２０２，
２０４に対するもので、単一アクセス構成のキヤ
ツシユ一致処理用デイレクトリ部、２１０は演算
部、２１１は主記憶装置、２０６，２０７，２０
８はそれぞれのキヤツシユ記憶回路とキヤツシユ
一致処理用デイレクトリ部２０５のアドレスレジ
スタ、２０９は他の処理装置が主記憶装置に書込
んだアドレスを一時記憶しておくレジスタ、２１
２はキヤツシユ一致用インタフエース信号線であ
る。なおレジスタ２０９は必要ならばフアースト
イン・フアーストアウトの複数のレジスタでも構
成可能である。

演算部２１０からの主記憶装置への読出し、書
込みの動作は第１図の従来技術と何ら変るところ
はない。すなわち、命令の読出しはアドレスをレ
ジスタ２０７へ送つて命令用デイレクトリ部２０
４を検索し、一致するものであれば命令用データ
部２０３の対応するデータを演算部２１０へ送
り、一致するものがなければそのアドレスを命令
用デイレクトリ部２０４に格納し、主記憶装置２
１１を読出して、命令用データ部２０３へ写しを
とるとともに演算部２１０へ送る。

そしてレジスタ２０７中のアドレスをレジスタ
２０８へ送つてキヤツシユ一致処理用デイレクト
リ部２０５にそのアドレスを格納して命令用デイ
レクトリ部２０４と同じ内容を保つようにする。
ここでレジスタ２０８へは他のレジスタ２０９，
２０６からも転送されるので、それらの転送要求
が同時に起きた場合には、あらかじめ定められた
優先順位にしたがつて受付けられることになる。

なお、これを制御する制御回路は図からは省略
してある。また、演算用データの読出しのとき
は、演算部２１０がアドレスをレジスタ２０６へ
送り、読出しを起動するとキヤツシユ記憶回路は
演算データ用デイレクトリ部２０２を検索し、一
致するものがあれば対応するデータを演算データ
用データ記憶部２０１より演算部２１０に送り、
なければ演算データ用デイレクトリ部２０２にそ
のアドレスを格納して主記憶装置２１１を読出
し、演算データ用データ記憶部２０１に写しをと
るとともに演算部２１０へ送る。このときレジス
タ２０６のアドレスをレジスタ２０８へ送つてキ
ヤツシユ一致処理用デイレクトリ部２０５の内容
と演算データ用デイレクトリ部２０２の内容の一
致を保つようにする。

以上の動作は命令語の読出しの場合と同様であ
る。

演算部２１０からの書込みの場合は、書込みア
ドレスがレジスタ２０６に渡され、演算用デイレ
クトリ部２０２に一致するアドレスがあれば、対
応する場所に書込みデータを書込むとともにその
アドレスデータを主記憶装置２１１へ送つて書込
む。書込みに当つては、命令用キヤツシユ記憶回
路にも一致するアドレスが存在する場合には命令
用キヤツシユに書込むか、そのデータを無効にす
る動作が必要であるが、本発明の本質には影響さ
れないので本実施例ではその部分は省略してあ
る。

次に他の処理装置が主記憶装置にデータを書込
んだときには、キヤツシユ一致用インタフエース
２１２からアドレスが送られてレジスタ２０９に
セツトされるとキヤツシユ制御回路は、レジスタ
２０８が空になつている時間を探してレジスタ２
０８へそのアドレスを送り、キヤツシユ一致処理
用デイレクトリ部２０５を検索する。

ここでデイレクトリ部とデータ部は公知のセツ
トアソシアテイブ方式で実現されているので、キ
ヤツシユ一致処理用デイレクトリ部２０５とアド
レスレジスタ２０８のより詳細な構成は第３図に
示すようになる。

第３図はキヤツシユメモリ一致処理用デイレク
トリ部の構成図である。第３図において３０２は
記憶回路で命令用デイレクトリ部の対応部分と演
算データ用デイレクトリ部の対応部分の両方を格
納するに充分な容量を持つたものになつている。

その読出、書込のアドレスはレジスタ２０８の
ビツトの一部になつており、そのビツト数は命令
用デイレクトリ対応部分または演算データ用デイ
レクトリ対応部分のアドレス情報を読出すために
必要な分だけである。フリツプフロツプ３０１は
記憶回路３０２のアドレスの１ビツトに接続さ
れ、命令用デイレクトリ対応部分への読み書きの
ときには、このフリツプフロツプ３０１に“０”
をセツトし、演算データ用デイレクトリ対応部分
への読み書きのときにはフリツプフロツプ３０１
に“１”をセツトするように制御される。この制
御によつて、単一アクセスの記憶回路で２つのデ
イレクトリの複製情報を格納することが可能であ
る。記憶回路３０２を読出する１つの番地から複
数個のアドレス情報とそれぞれの有効ビツトが読
出される。

比較回路３０３は読出されたアドレス情報とア
ドレスレジスタ２０８の中の記憶回路のアドレス
指定に使われたビツト以外のビツトとの一致を検
出し、かつ有効ビツトが“１”であれば“１”を
出力するものであり、これらの比較回路の出力は
命令用デイレクトリ部２０４と演算データ用デイ
レクトリ部２０２に１つの番地の中の記憶部位指
定情報として送られ、対応するアドレス情報を無
効にするために使われる。

信号線３０４は、記憶回路３０２にアドレス情
報を書込んだり、アドレス情報を無効にしたりす
るときに１つの番地の中の何番目の記憶部位かを
指定する情報を受ける記憶部位指定信号線であ
り、第２図における命令用デイレクトリ部２０４
および演算データ用デイレクトリ部２０２からキ
ヤツシユ一致処理用デイレクトリ部への信号線が
これに相当する。第３図では切換回路によつて記
憶部位指定信号線を時分割で切り換えた後の図に
なつている。なお、この切換回路は本実施例では
省略してある。

キヤツシユ一致処理用デイレクトリ部２０５を
検索するときの動作は次のようにして行なわれ
る。

レジスタ２０８にアドレスがセツトされたと
き、同時にフリツプフロツプ３０１に“０”を
セツトして記憶回路３０２を読出し、その読出
しデータとアドレスのビツトを比較する。

この動作は命令用デイレクトリ対応部の検索
であり、一致するものがあればそのアドレス情
報の格納を無効にすると同時に、その記憶部位
情報とアドレスを命令用デイレクトリ部２０４
に送つて、対応するアドレス情報を無効にす
る。

次にフリツプフロツプ３０１に“１”をセツ
トして記憶回路３０２を読出し、その読出しデ
ータとアドレスレジスタのビツトを比較する。

この場合の動作は演算用デイレクトリ対応部
の検索になり、一致するものがあればそのアド
レスデータの格納を無効にすると同時に、その
記憶部位情報とアドレス情報を演算データ用デ
イレクトリ部２０２に送つて対応するアドレス
情報を無効にする。

このように他の処理装置からの１つのキヤツシ
ユ一致要求に対して、キヤツシユ一致処理用デイ
レクトリを少なくとも２回読出すことになるが、
レジスタ２０８は新しいアドレス情報の登録要求
を優先して受けなけれならないので、１回目の索
引と２回目の索引の間にはレジスタ２０６または
レジスタ２０７からのアドレス転送を可能なよう
にして、２回目の索引のときは再びレジスタ２０
９からレジスタ２０８へアドレスを転送すること
によつて処理の再開が可能である。また、キヤツ
シユ一致要求が連続してくるとき送の元の方で待
ち時間が生ずるという問題がある場合は、レジス
タ２０９を複数個おいて待ち合わせのバツフアと
することによつて待ち時間をほぼなくすことがで
きる。

本発明は、以上説明したように２つのキヤツシ
ユ記憶回路を持つ場合のキヤツシユ一致処理用デ
イレクトリを単一アクセスの記憶回路で構成する
ことによつて性能にはほとんど影響を与えずに記
憶回路の素子数を減少させることができる。

【図面の簡単な説明】

第１図は従来技術の単一キヤツシユを持つデー
タ処理装置のブロツク図、第２図は本発明による
データ処理装置の一実施例を示すブロツク図、第
３図は本発明装置のキヤツシユ一致処理用デイレ
クトリのブロツク図である。 １０１……データ記憶部、１０２……デイレク
トリ部、１０３，２０５……キヤツシユ一致処理
用デイレクトリ、１０４，１０５，２０６〜２０
９……アドレスレジスタ、１０６……アドレスレ
ジスタ、１０７，２１０……演算部、１０８，２
１１……主記憶装置、１０９，２１２……キヤツ
シユ一致用インタフエース信号線、２０１……演
算データ用データ記憶部、２０２……演算データ
用デイレクトリ部、２０３……命令用データ記憶
部、２０４……命令用デイレクトリ部、３０１…
…フリツプフロツプ、３０２……記憶回路、３０
３……比較回路、３０４……記憶部位指定信号
線。

Claims (1)

【特許請求の範囲】
1. １ 命令読出用とデータ読出書込用２つのキヤツ
   シユ記憶回路を持ち、主記憶装置を複数の処理装
   置で共有するデータ処理装置において、前記２つ
   のキヤツシユ記憶回路の一致処理用デイレクトリ
   部を単一アクセスの記憶回路で構成し、前記一致
   処理用デイレクトリへの前記２つのキヤツシユ記
   憶回路からの登録および他の処理装置からの書込
   アドレスと前記２つのキヤツシユ記憶回路に登録
   されているアドレスの一致検出のさい、前記一致
   処理用デイレクトリ部の命令読出用対応部とデー
   タ読出書込用対応部を時分割でアクセスすること
   を特徴とするデータ処理装置。