JPS62118457A - バツフア記憶制御方式 - Google Patents
バツフア記憶制御方式Info
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- JPS62118457A JPS62118457A JP60259447A JP25944785A JPS62118457A JP S62118457 A JPS62118457 A JP S62118457A JP 60259447 A JP60259447 A JP 60259447A JP 25944785 A JP25944785 A JP 25944785A JP S62118457 A JPS62118457 A JP S62118457A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
−本発明はバッファ記憶制御方式に関し、特に論理アド
レスでアクセス可能とするバッファ記憶制御方式に関す
る。
レスでアクセス可能とするバッファ記憶制御方式に関す
る。
バッファ記憶を有する計算機システムでは、一般にバッ
ファ記憶容量を大きくするほどバッファ記憶のヒツト率
が高くなり、システムの平均命令時間が短縮される。し
かしながら、仮想記憶方式を採用した計算機システムで
は、バッファ記憶装置で使用するアドレスのピッ１へ数
に制約を受ける。
ファ記憶容量を大きくするほどバッファ記憶のヒツト率
が高くなり、システムの平均命令時間が短縮される。し
かしながら、仮想記憶方式を採用した計算機システムで
は、バッファ記憶装置で使用するアドレスのピッ１へ数
に制約を受ける。
例えばアドレスがビット１〜３１で表わさオし、４にバ
イトが１ページである仮想記憶方式では、論理アドレス
のピッ１〜１〜１９はアドレス変換を受ける部分であり
、ビット２０〜３１は実アドレスと等しい部分である。
イトが１ページである仮想記憶方式では、論理アドレス
のピッ１〜１〜１９はアドレス変換を受ける部分であり
、ビット２０〜３１は実アドレスと等しい部分である。
従来のバッファ記憶装置は実アドレスでアクセスする方
式なので、アドレス変換バッファとバッファ記憶を同時
に読出そうとすると、バッファＬ＋Ｊ憶装置で使えるア
ドレスは論理アドレスのピッ１−２０〜３１の４にバイ
トとなる。これ以１―容曖を増やすためにはロウ数を増
やさなければならないが、これにより比較回路が増え、
回路が複雑になり高価なものとなる。又、実装的な問題
もあってロウ数は極端に増やすわけにはいかない。
式なので、アドレス変換バッファとバッファ記憶を同時
に読出そうとすると、バッファＬ＋Ｊ憶装置で使えるア
ドレスは論理アドレスのピッ１−２０〜３１の４にバイ
トとなる。これ以１―容曖を増やすためにはロウ数を増
やさなければならないが、これにより比較回路が増え、
回路が複雑になり高価なものとなる。又、実装的な問題
もあってロウ数は極端に増やすわけにはいかない。
第３図は実アドレスでバッファ記憶をアクセスする従来
例のブロック図である。第３図において、１はアドレス
レジスタ、２はアドレス変換装置、３はアドレス変換バ
ッファ（”［”Ｔ、Ｂ）、４と５はそれぞれバッファ記
憶装置のディレクトリとデータ部、６はロウ選択回路、
７〜１０は比較回路、１１は実アドレス生成回路、１２
はロウ決定回路である。以下、アドレスは第４図に示す
如くビット１〜３１で表わされ、バッファ記憶データ部
（ｒ（Ｓ）５は８バイト単位でデータの読出しを行うと
する。
例のブロック図である。第３図において、１はアドレス
レジスタ、２はアドレス変換装置、３はアドレス変換バ
ッファ（”［”Ｔ、Ｂ）、４と５はそれぞれバッファ記
憶装置のディレクトリとデータ部、６はロウ選択回路、
７〜１０は比較回路、１１は実アドレス生成回路、１２
はロウ決定回路である。以下、アドレスは第４図に示す
如くビット１〜３１で表わされ、バッファ記憶データ部
（ｒ（Ｓ）５は８バイト単位でデータの読出しを行うと
する。
アドレスレジスタ１には８バイト単位の論理アドレスの
ビット１〜２８が入る。ページサイズを４にバイトとす
ると、論理アドレスのビット１〜１９はページアドレス
、ビット２０〜２８はページ内アドレス（ページ内８バ
イト単位アドレス）となる。ページアドレスの下位ビッ
ト１１〜１９はＴＩ、Ｂ３のカラムアドレスとなり、こ
れにより指定された該当カラムの２つのエントリの論理
アドレス部（ＬＡ ）とページアドレスの上位ビット１
〜１０とが比較回路７と８で比較される。この比較結果
は該当カラムの各エントリの実アドレス部（ＲＡ）及び
有効ビット（Ｖ）と共に実アドレス生成回路１１゛に送
られる。実アドレス生成回路１１は、一致がとれ、かつ
有効ビットが１１１”のエントリの実アドレス部製選択
する。
ビット１〜２８が入る。ページサイズを４にバイトとす
ると、論理アドレスのビット１〜１９はページアドレス
、ビット２０〜２８はページ内アドレス（ページ内８バ
イト単位アドレス）となる。ページアドレスの下位ビッ
ト１１〜１９はＴＩ、Ｂ３のカラムアドレスとなり、こ
れにより指定された該当カラムの２つのエントリの論理
アドレス部（ＬＡ ）とページアドレスの上位ビット１
〜１０とが比較回路７と８で比較される。この比較結果
は該当カラムの各エントリの実アドレス部（ＲＡ）及び
有効ビット（Ｖ）と共に実アドレス生成回路１１゛に送
られる。実アドレス生成回路１１は、一致がとれ、かつ
有効ビットが１１１”のエントリの実アドレス部製選択
する。
このようにして、ページアドレスはＴ Ｔ、 Ｂ ３に
よって高速に実アドレスに変換され、該実アドレスのビ
ット１〜１９はバッファ記憶ディレクトリ（ＢＡＡ）４
と比較回路９と１０へ送られる。なお、比較回路７と８
のいずれでも一致がとれない場合は、アドレス変換装置
ｌ￥２を使用して実アドレスに変換されるが、これにつ
いては省略する。論理アドレスのページ内アドレス部は
実アドレスと等しい部分であり、そのビット２０〜２８
はディレクトリ４とバッファ記憶データ部５のカラムア
ドレスとして使われる。
よって高速に実アドレスに変換され、該実アドレスのビ
ット１〜１９はバッファ記憶ディレクトリ（ＢＡＡ）４
と比較回路９と１０へ送られる。なお、比較回路７と８
のいずれでも一致がとれない場合は、アドレス変換装置
ｌ￥２を使用して実アドレスに変換されるが、これにつ
いては省略する。論理アドレスのページ内アドレス部は
実アドレスと等しい部分であり、そのビット２０〜２８
はディレクトリ４とバッファ記憶データ部５のカラムア
ドレスとして使われる。
ブロックのサイズを６４バイトとすると、ディレクトリ
はブロック１１位のアドレスを保持するので、論理アド
レスのビット２０〜２５の６ビツトがディレクトリ４の
カラムアドレスとして使われることになる。バッファＮ
ｌ】憶データ部５は８バイト単位のデータ読出しを行う
場合、論理アドレスのビット２０〜２８がカラムアドレ
スとして使われる。ディレクトリ４とバッファ記憶デー
タ部５は、こ〜ではロウ数を２としているので、バッフ
ァ記憶装置の容量は８にバイトである。
はブロック１１位のアドレスを保持するので、論理アド
レスのビット２０〜２５の６ビツトがディレクトリ４の
カラムアドレスとして使われることになる。バッファＮ
ｌ】憶データ部５は８バイト単位のデータ読出しを行う
場合、論理アドレスのビット２０〜２８がカラムアドレ
スとして使われる。ディレクトリ４とバッファ記憶デー
タ部５は、こ〜ではロウ数を２としているので、バッフ
ァ記憶装置の容量は８にバイトである。
アドレスレジスタ１のビット２０〜２５によってブイレ
フ１〜す４から該当カラムの各ロウのエントリが同時に
読出される。各エントリは実アドレス（１＜Δ）のビッ
ト１〜１９と有効ビット（Ｖ）１ビツトを含む。ディレ
クトリ４から読出された実アドレスはそれぞれ比較回路
９と１０に入り、′１゛■、Ｂ３から供給される実アド
レスと比較される。
フ１〜す４から該当カラムの各ロウのエントリが同時に
読出される。各エントリは実アドレス（１＜Δ）のビッ
ト１〜１９と有効ビット（Ｖ）１ビツトを含む。ディレ
クトリ４から読出された実アドレスはそれぞれ比較回路
９と１０に入り、′１゛■、Ｂ３から供給される実アド
レスと比較される。
この比較結果と上記各エントリの有効ビットをそれぞれ
「１つ決定回路１２に入力して、一致のとれたロウを決
定する。一致がとれる条件は、比較が一致して有効ビッ
トがＩＩ Ｉ ＩＩの時である。ロウ決定回路１２の出
力は、バッファ記憶データ部５から読出された各ロウの
８バイトデータを選択するロウ選択回路６へ送られ、Ｌ
記比較で一致のとれたロウに対応するバッファ記憶デー
タ部５の読出しデータを選択して出力する。ディレクト
リ４の参照でいずれのロウでも一致しなかった場合は、
ブ「１ツク転送により主記憶袋Ｗ（図示せず）から１ブ
ロツクを読出しデータバス１：３よりバッファ記憶デー
タ部５に書込む。同時に’［’ Ｔ、＋３：３で変換さ
れた実アドレスをディレクトリ４の該当カラムのいずれ
かのロウに書込み、有効ピッ１〜を“１″にする。
「１つ決定回路１２に入力して、一致のとれたロウを決
定する。一致がとれる条件は、比較が一致して有効ビッ
トがＩＩ Ｉ ＩＩの時である。ロウ決定回路１２の出
力は、バッファ記憶データ部５から読出された各ロウの
８バイトデータを選択するロウ選択回路６へ送られ、Ｌ
記比較で一致のとれたロウに対応するバッファ記憶デー
タ部５の読出しデータを選択して出力する。ディレクト
リ４の参照でいずれのロウでも一致しなかった場合は、
ブ「１ツク転送により主記憶袋Ｗ（図示せず）から１ブ
ロツクを読出しデータバス１：３よりバッファ記憶デー
タ部５に書込む。同時に’［’ Ｔ、＋３：３で変換さ
れた実アドレスをディレクトリ４の該当カラムのいずれ
かのロウに書込み、有効ピッ１〜を“１″にする。
第３図では、′１゛■、Ｂ３とディレクトリ４及びバッ
ファ記憶データ部５を同時にアクセスし、その後、実ア
ドレスの比較、ロウ決定、ロウ選択を行っているが、こ
れはバッファ記憶データ部５から高速にデータを読出す
ためであり、最近はこのような構成が一般的になってき
ている。
ファ記憶データ部５を同時にアクセスし、その後、実ア
ドレスの比較、ロウ決定、ロウ選択を行っているが、こ
れはバッファ記憶データ部５から高速にデータを読出す
ためであり、最近はこのような構成が一般的になってき
ている。
既述した如く、仮想記憶方式を採用した計算機システム
では、バッファ記憶装置で使用するアドレスのビット数
に制約を受ける。
では、バッファ記憶装置で使用するアドレスのビット数
に制約を受ける。
上記の問題を解決する方式として、論理アドレスでバッ
ファ記憶を参照する方法が特開昭５６−１６９８２号公
報と特開昭５６−．１．４０５７５号公報及び特開昭５
７−８８５８６号公報に開示されている。しかし、特開
昭５６−１−６９８２号公報の技術はヒツトしなかった
時、論理アドレスを変化させて再度バッファ記憶装置を
アクセスする必要があり、容量を大きくすると、このア
クセス回数が増えることになる。又、特開昭５６−１４
０５７５号公報と特開昭５７−８８５８６号公報の技術
はともにディレクトリ自体は実アドレスでアクセスする
方式なので、Ｌ記問題はないが、ストアイン方式のバッ
ファ記憶（キャッシュ）に関するものであり、この為、
ページアドレス部の下位Ｎビットで指定したエントリ以
外でヒツトした場合（以下、シノニム・ヒツトという）
、バッファ記憶のシノニム・ヒツトしたデータを読み直
す必要がある。
ファ記憶を参照する方法が特開昭５６−１６９８２号公
報と特開昭５６−．１．４０５７５号公報及び特開昭５
７−８８５８６号公報に開示されている。しかし、特開
昭５６−１−６９８２号公報の技術はヒツトしなかった
時、論理アドレスを変化させて再度バッファ記憶装置を
アクセスする必要があり、容量を大きくすると、このア
クセス回数が増えることになる。又、特開昭５６−１４
０５７５号公報と特開昭５７−８８５８６号公報の技術
はともにディレクトリ自体は実アドレスでアクセスする
方式なので、Ｌ記問題はないが、ストアイン方式のバッ
ファ記憶（キャッシュ）に関するものであり、この為、
ページアドレス部の下位Ｎビットで指定したエントリ以
外でヒツトした場合（以下、シノニム・ヒツトという）
、バッファ記憶のシノニム・ヒツトしたデータを読み直
す必要がある。
本発明の目的は、論理アドレスでバッファ記憶装置を参
照する計算機システムにおいて、シノニム・ヒツト時の
バッファ記憶のアクセスを高速化することにある。
照する計算機システムにおいて、シノニム・ヒツト時の
バッファ記憶のアクセスを高速化することにある。
本発明は、バッファ記憶でシノニム・ヒツトが検出され
た時、データ読出しの場合はシノニム・ヒツトしたブロ
ックを無効化すると２もにブロックを主記憶より読出し
て、論理アドレスで指定されるバッファ記憶の位置へべ
？録し、ストアの場合は、シノニム・ヒツトしたブロッ
クへストアすることを特徴とする。本発明は、特にバッ
ファ記憶にストアするデータを含むブロックが存在しな
い時、主記憶のみにストアし、存在する時、バッファ記
憶と主記憶の両方にストアするストア・スル一方式のバ
ッファ記憶制御に有効である。
た時、データ読出しの場合はシノニム・ヒツトしたブロ
ックを無効化すると２もにブロックを主記憶より読出し
て、論理アドレスで指定されるバッファ記憶の位置へべ
？録し、ストアの場合は、シノニム・ヒツトしたブロッ
クへストアすることを特徴とする。本発明は、特にバッ
ファ記憶にストアするデータを含むブロックが存在しな
い時、主記憶のみにストアし、存在する時、バッファ記
憶と主記憶の両方にストアするストア・スル一方式のバ
ッファ記憶制御に有効である。
第１図は本発明の一実施例を示し、ページサイズ、ブロ
ックサイズ、ロウ数は第３図と同様としている。第１図
において、アドレスレジスタ１、アドレス変換装置ｌｌ
？２、アドレス変換バッファ３、バッファ記憶データ部
５、ロウ選択回路６、比較回路７，８及び実アト１ノス
生成回路１１などは第３図のものと同じである。第：３
図と異なる点は、論理アドレスのページアドレスの一部
であるビット１９がバッファ記憶データ部５のカラムア
ドレスに含まれている点とディレクトリが第１のディレ
フ１〜す４０と第２のディレクトリ４１の２つのディレ
クトリに分かれている点である。即ち、第１図では、論
理アドレスのビット２０〜２５を各ディレクトリ４０．
４１のカラムアドレスとして使い、ビット１９〜２８を
バッファ記憶データ部５のカラムアドレスとして使うこ
とにより、ロウ数を増やすことなく１６にバイトの容量
のバッファ記憶装置を構成している。第１のディレクト
リ４０と比較回路９０，１００及び第２のディレクトリ
４１と比較回路９１，１０１の構成は第３図のディレク
トリ４と比較回路９．ｌＯの構成と同一である。
ックサイズ、ロウ数は第３図と同様としている。第１図
において、アドレスレジスタ１、アドレス変換装置ｌｌ
？２、アドレス変換バッファ３、バッファ記憶データ部
５、ロウ選択回路６、比較回路７，８及び実アト１ノス
生成回路１１などは第３図のものと同じである。第：３
図と異なる点は、論理アドレスのページアドレスの一部
であるビット１９がバッファ記憶データ部５のカラムア
ドレスに含まれている点とディレクトリが第１のディレ
フ１〜す４０と第２のディレクトリ４１の２つのディレ
クトリに分かれている点である。即ち、第１図では、論
理アドレスのビット２０〜２５を各ディレクトリ４０．
４１のカラムアドレスとして使い、ビット１９〜２８を
バッファ記憶データ部５のカラムアドレスとして使うこ
とにより、ロウ数を増やすことなく１６にバイトの容量
のバッファ記憶装置を構成している。第１のディレクト
リ４０と比較回路９０，１００及び第２のディレクトリ
４１と比較回路９１，１０１の構成は第３図のディレク
トリ４と比較回路９．ｌＯの構成と同一である。
論理アドレスによりバッファ記憶装置をアクセスする場
合、アドレスレジスタ１に論理アドレスが置かれる。こ
のアドレスレジスタ１のビット２０〜２５により第１．
および第２のディレクトリ４０．４１の各ロウのエント
リを読出し、各エントリ内の実アドレスのビット１〜１
９と実アドレス生成回路１１の出力を比較回路９０，１
００，９１．１０１により比較する。比較結果と各エン
トリの有効ビット及びアドレスレジスタ１のビット１９
はロウ決定及びカラムアドレス生成回路１４に入力し、
ロウ決定を行う。この結果、アドレスレジスタ１のビッ
ト１９でＩＮ定されるディレクトリで比較が一致し、有
効ビットが１１ ｉ、 ＋７のエントリを含むロウがロ
ウ選択回路６に知らされる。アドレスレジスタ１のビッ
ト１９は０”の時第１のディレクトリ４０、パ１′″の
時第２のディレクトリを指定する。データ読出しの場合
は、各ディレクトリ４０．４１の読出しと並行して、ア
ドレスレジスタｌのビット１９〜２８がバッファ記憶デ
ータ部５に与えられ、ビット１９〜２５でバッファ記憶
データ部５の該当カラムの各ロウが、ビット２６〜２８
で各ロウの８バイトのデータが読出され、ロウ選択回路
６により有効な８バイトが取出される。ストアの場合は
、ロウ決定及びカラムアドレス生成が完了した後にバッ
ファ記憶データ部５の該当カラム、該当ロウへの書込み
が行われる。
合、アドレスレジスタ１に論理アドレスが置かれる。こ
のアドレスレジスタ１のビット２０〜２５により第１．
および第２のディレクトリ４０．４１の各ロウのエント
リを読出し、各エントリ内の実アドレスのビット１〜１
９と実アドレス生成回路１１の出力を比較回路９０，１
００，９１．１０１により比較する。比較結果と各エン
トリの有効ビット及びアドレスレジスタ１のビット１９
はロウ決定及びカラムアドレス生成回路１４に入力し、
ロウ決定を行う。この結果、アドレスレジスタ１のビッ
ト１９でＩＮ定されるディレクトリで比較が一致し、有
効ビットが１１ ｉ、 ＋７のエントリを含むロウがロ
ウ選択回路６に知らされる。アドレスレジスタ１のビッ
ト１９は０”の時第１のディレクトリ４０、パ１′″の
時第２のディレクトリを指定する。データ読出しの場合
は、各ディレクトリ４０．４１の読出しと並行して、ア
ドレスレジスタｌのビット１９〜２８がバッファ記憶デ
ータ部５に与えられ、ビット１９〜２５でバッファ記憶
データ部５の該当カラムの各ロウが、ビット２６〜２８
で各ロウの８バイトのデータが読出され、ロウ選択回路
６により有効な８バイトが取出される。ストアの場合は
、ロウ決定及びカラムアドレス生成が完了した後にバッ
ファ記憶データ部５の該当カラム、該当ロウへの書込み
が行われる。
ロウ決定及びカラムアドレス生成回路１４の構成例祭第
２図に示す。第２図中、“ストアビット″′は読出しの
時“０”、ストアの時“１”となるものである。Ｎは反
転回路、Ａはアンド回路、０はオア回路である。
２図に示す。第２図中、“ストアビット″′は読出しの
時“０”、ストアの時“１”となるものである。Ｎは反
転回路、Ａはアンド回路、０はオア回路である。
比較回路９０で一致がとれ、第１のディレクトリ４０の
ロウＯの有効ビットＶが“１”又は比較回路１００で一
致がとれ、第１のディレクトリ４０のロウ１が有効ビッ
ト■が“１”の時、第１のディレクトリ４０で一致がと
れる。第２のディレクトリ４１の一致も比較回路９１と
１０１及び第２のディレクトす４１のロウＯと１の有効
ビットＶを用いて同様に決定される。ロウ番号はアドレ
スレジスタ１のビット１９が“０”で第１のディレクト
リ４０のロウ１側が一致した場合、又はアドレスレジス
タ１のビット１９が“１”で第２のディレクトリ４１の
ロウ１側が一致した場合に“１”となる。バッファ記憶
データ部５のカラムアドレスのビット１９はストアビッ
トが“０”（読出し）の時、アドレスレジスタ１のビッ
ト１９を選択し、ストアビットが“１″ （ストア）の
１２一 時、第２のディレクトリ４１の一致信号を選択する。従
ってバッファ記憶データ部５を読出す場合、カラムアド
レスはアドレスレジスタ１のビット１９−２８が与えら
れる。第１のディレクトリ４０で比較が一致し、アドレ
スレジスタ１のビット１９が“０”又は第２のディレク
トリ４１で比較が一致し、アドレスレジスタ１のビット
１９が“１″の時、カラムアドレスのビット１．９−２
８とロウ番号で指定されるバッファ記憶データ部５の８
バイトが読出される。第１のディレクトリ４０で比較が
一致し、アドレスレジスタ１のビット１９が１”又は第
２のディレクトリ４１で比較が一致し、アドレスレジス
タ１のビット１９が“０”の時、カラムアドレスのビッ
ト１９−２８により、バッファ記憶データ部５からデー
タを読出すことはできない。必要なデータはカラムアド
レスのビット１９を反転した位置に存在する。この場合
、比較が一致したディレクトリのエントリを無効化する
とへもに周知のブロック転送により主記憶装置より１ブ
ロツクを読出し、データバス１３よりバッファ記憶デー
タ部５のアドレスレジスタ１のビット１９が示す位置へ
書込む。同時に対応するディリフ１〜リヘ実アドレスを
登録する。これにより後続の読出し要求に対してバッフ
ァ記憶データ部からデータを読出すことができる。第１
．第２のディｌツク１〜す４０，４］−でともに比較が
一致しなかった場合はブロック転送を起動し、アドレス
レジスタ１のピッ１−１９が示すディレクトリとバッフ
ァ記憶データ部５の位置へそれぞれ実アドレスどデータ
を（１録する。
ロウＯの有効ビットＶが“１”又は比較回路１００で一
致がとれ、第１のディレクトリ４０のロウ１が有効ビッ
ト■が“１”の時、第１のディレクトリ４０で一致がと
れる。第２のディレクトリ４１の一致も比較回路９１と
１０１及び第２のディレクトす４１のロウＯと１の有効
ビットＶを用いて同様に決定される。ロウ番号はアドレ
スレジスタ１のビット１９が“０”で第１のディレクト
リ４０のロウ１側が一致した場合、又はアドレスレジス
タ１のビット１９が“１”で第２のディレクトリ４１の
ロウ１側が一致した場合に“１”となる。バッファ記憶
データ部５のカラムアドレスのビット１９はストアビッ
トが“０”（読出し）の時、アドレスレジスタ１のビッ
ト１９を選択し、ストアビットが“１″ （ストア）の
１２一 時、第２のディレクトリ４１の一致信号を選択する。従
ってバッファ記憶データ部５を読出す場合、カラムアド
レスはアドレスレジスタ１のビット１９−２８が与えら
れる。第１のディレクトリ４０で比較が一致し、アドレ
スレジスタ１のビット１９が“０”又は第２のディレク
トリ４１で比較が一致し、アドレスレジスタ１のビット
１９が“１″の時、カラムアドレスのビット１．９−２
８とロウ番号で指定されるバッファ記憶データ部５の８
バイトが読出される。第１のディレクトリ４０で比較が
一致し、アドレスレジスタ１のビット１９が１”又は第
２のディレクトリ４１で比較が一致し、アドレスレジス
タ１のビット１９が“０”の時、カラムアドレスのビッ
ト１９−２８により、バッファ記憶データ部５からデー
タを読出すことはできない。必要なデータはカラムアド
レスのビット１９を反転した位置に存在する。この場合
、比較が一致したディレクトリのエントリを無効化する
とへもに周知のブロック転送により主記憶装置より１ブ
ロツクを読出し、データバス１３よりバッファ記憶デー
タ部５のアドレスレジスタ１のビット１９が示す位置へ
書込む。同時に対応するディリフ１〜リヘ実アドレスを
登録する。これにより後続の読出し要求に対してバッフ
ァ記憶データ部からデータを読出すことができる。第１
．第２のディｌツク１〜す４０，４］−でともに比較が
一致しなかった場合はブロック転送を起動し、アドレス
レジスタ１のピッ１−１９が示すディレクトリとバッフ
ァ記憶データ部５の位置へそれぞれ実アドレスどデータ
を（１録する。
ストアの場合は、第１のディレクトリ４０で一致がとれ
るとカラムアドレスのビット１９を“０”にし、第２の
ディ１ツクトリ４１で一致がとれるとカラ１１アドレス
のビット１９を“］−”にしてバッファ記憶データ部５
にストアする。いずれのディレクトリも一致し、ない時
はストアしない。これによりスＩ−ア・スル一方式にお
けるバッファ記憶と主記憶の一致を保持することができ
る。
るとカラムアドレスのビット１９を“０”にし、第２の
ディ１ツクトリ４１で一致がとれるとカラ１１アドレス
のビット１９を“］−”にしてバッファ記憶データ部５
にストアする。いずれのディレクトリも一致し、ない時
はストアしない。これによりスＩ−ア・スル一方式にお
けるバッファ記憶と主記憶の一致を保持することができ
る。
以上、本発明の一実施例を説明したが、本発明は該実施
例に限定されず、例えば更に大容量のバッファ記憶装置
を実現する時は、バッファ記憶データ部５のカラ１１ア
ドレスとしてアドレスレジスタビット１９の上位のピッ
１−を追加すればよい。
例に限定されず、例えば更に大容量のバッファ記憶装置
を実現する時は、バッファ記憶データ部５のカラ１１ア
ドレスとしてアドレスレジスタビット１９の上位のピッ
１−を追加すればよい。
一般にページアドレス部のト位Ｎピッ１−を使う場合、
ブイレフ１〜りは２Ｎ個必要である。
ブイレフ１〜りは２Ｎ個必要である。
本発明に、Ｌれば、論理アドレスでバッファ記憶装置を
読出しシノニム・ヒツトした時、このエントリを無効化
して論理アドレスで指定さＪしるバッファ記憶の位置へ
登録するので、以降の読出しはバッファ記憶から読み直
しを行うことなく高速に処理される。又、ストアでシノ
ニム・ヒツトした場合はシノニム・ヒツトしたブロック
へストアするので処理を遅らせることなくバッファ記憶
と主記憶の一致を保障することができる。
読出しシノニム・ヒツトした時、このエントリを無効化
して論理アドレスで指定さＪしるバッファ記憶の位置へ
登録するので、以降の読出しはバッファ記憶から読み直
しを行うことなく高速に処理される。又、ストアでシノ
ニム・ヒツトした場合はシノニム・ヒツトしたブロック
へストアするので処理を遅らせることなくバッファ記憶
と主記憶の一致を保障することができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のロウ決定及びカラムアドレス生成回路の構成例を示
す図、第３図は従来のバッファ記憶制御方式の構成例を
示ず図、第４図はアドレス＝１５− 情報の構成例を示す図である。 １ ・アドレスレジスタ、 ２・・・アドレス変換装
置、 ３・・・アドレス変換バッファ、４０．４１・
・・ディレクトリ、 ５・・・バッファ記憶データ部
、 ７〜１０，９０，９１，１００゜１０１・・比較回
路、 １１・・・実アドレス生成回路、 １２・・
ロウ決定回路、 １４・・・ロウ決定及びカラムアド
レス生成回路。 ＝１６＝
図のロウ決定及びカラムアドレス生成回路の構成例を示
す図、第３図は従来のバッファ記憶制御方式の構成例を
示ず図、第４図はアドレス＝１５− 情報の構成例を示す図である。 １ ・アドレスレジスタ、 ２・・・アドレス変換装
置、 ３・・・アドレス変換バッファ、４０．４１・
・・ディレクトリ、 ５・・・バッファ記憶データ部
、 ７〜１０，９０，９１，１００゜１０１・・比較回
路、 １１・・・実アドレス生成回路、 １２・・
ロウ決定回路、 １４・・・ロウ決定及びカラムアド
レス生成回路。 ＝１６＝
Claims (2)
- （１）主記憶の一部のデータの写しをブロック単位に格
納するバッファ記憶データ部と、前記バッファ記憶デー
タ部に格納されているブロックの主記憶アドレスを保持
するディレクトリと、論理アドレスと実アドレスのアド
レス変換対を保持するアドレス変換バッファとを備え、
前記バッファ記憶データ部は主記憶アクセス要求の論理
アドレスにおけるページアドレス部の下位Ｎビットとペ
ージ内アドレス部の上位ビットでアドレスし、前記ディ
レクトリは前記論理アドレスのページ内アドレス部の上
位ビットでアドレスし、前記アドレス変換バッファは前
記論理アドレスのページアドレス部の下位ビットでアド
レスし、データの読出しの場合は前記バッファ記憶デー
タ部と前記ディレクトリと前記アドレス変換バッファを
並列に読出し、データのストアの場合は前記ディレクト
リと前記アドレス変換バッファを読出した後、前記バッ
ファ記憶データ部へデータをストアするバッファ記憶制
御方式において、前記データの読出しの場合、前記ディ
レクトリから２＾Ｎ個のエントリを並列に読出して前記
アドレス変換バッファの出力と比較し、いずれのエント
リも不一致の場合はブロック転送を起動して前記バッフ
ァ記憶データ部へブロックを書込むとゝに前記ディレク
トリへアドレスを登録し、前記ページアドレス部の下位
Ｎビットによって指定されるエントリで一致した場合は
前記バッファ記憶データ部からデータを読出し、前記Ｎ
ビットによって指定されるエントリ以外で一致した場合
は一致したエントリを無効化してブロック転送を起動し
、前記Ｎビットで指定される前記バッファ記憶データ部
の位置へブロックを書込むとゝもに前記Ｎビットで指定
される前記ディレクトリのエントリにアドレスを登録す
ることを特徴とするバッファ記憶制御方式。 - （２）前記データのストアの場合、前記ディレクトリと
前記アドレス変換バッファの出力の比較において、いず
れのエントリも不一致の場合は前記バッファ記憶データ
部へストアせず、前記Ｎビットで指定されるエントリで
一致した場合は前記Ｎビットで指定される前記バッファ
記憶データ部の位置へストアし、前記Ｎビットで指定さ
れるエントリ以外で一致した場合は一致したエントリに
対応する前記バッファ記憶データ部の位置へストアする
ことを特徴とする特許請求の範囲第１項記載のバッファ
記憶制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259447A JPS62118457A (ja) | 1985-11-19 | 1985-11-19 | バツフア記憶制御方式 |
| EP86115928A EP0224168A3 (en) | 1985-11-19 | 1986-11-17 | Buffer storage control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259447A JPS62118457A (ja) | 1985-11-19 | 1985-11-19 | バツフア記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118457A true JPS62118457A (ja) | 1987-05-29 |
Family
ID=17334204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259447A Pending JPS62118457A (ja) | 1985-11-19 | 1985-11-19 | バツフア記憶制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0224168A3 (ja) |
| JP (1) | JPS62118457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199250A (ja) * | 1987-10-02 | 1989-08-10 | Hitachi Ltd | データ処理装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001282B1 (ko) * | 1987-10-02 | 1992-02-10 | 가부시키가이샤 히타치세이사쿠쇼 | 버퍼메모리 제어장치 |
| JPH07120312B2 (ja) * | 1987-10-07 | 1995-12-20 | 株式会社日立製作所 | バッファメモリ制御装置 |
| JPH035851A (ja) * | 1989-06-01 | 1991-01-11 | Fujitsu Ltd | バッファ記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3723976A (en) * | 1972-01-20 | 1973-03-27 | Ibm | Memory system with logical and real addressing |
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| DE3216238C1 (de) * | 1982-04-30 | 1983-11-03 | Siemens AG, 1000 Berlin und 8000 München | Datenverarbeitungsanlage mit virtueller Teiladressierung des Pufferspeichers |
-
1985
- 1985-11-19 JP JP60259447A patent/JPS62118457A/ja active Pending
-
1986
- 1986-11-17 EP EP86115928A patent/EP0224168A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199250A (ja) * | 1987-10-02 | 1989-08-10 | Hitachi Ltd | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0224168A3 (en) | 1990-03-14 |
| EP0224168A2 (en) | 1987-06-03 |
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