JPS61246850A - バツフア記憶制御方式 - Google Patents
バツフア記憶制御方式Info
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- JPS61246850A JPS61246850A JP60088382A JP8838285A JPS61246850A JP S61246850 A JPS61246850 A JP S61246850A JP 60088382 A JP60088382 A JP 60088382A JP 8838285 A JP8838285 A JP 8838285A JP S61246850 A JPS61246850 A JP S61246850A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は計算機システムのバッファ記憶制御方式に係り
、特に論理アドレス及び実アドレスでバッフ記憶装置を
アクセスするバッファ記憶制御方式に関する。
、特に論理アドレス及び実アドレスでバッフ記憶装置を
アクセスするバッファ記憶制御方式に関する。
従来、バッファ記憶装置を有する計算機システムでは、
バッファ記憶装置を実アドレスでアクセスする方式をと
っている。第３図にこの従来の構成例を示す。第３図に
おいて、１はアドレスレジスタ、２はアドレス変換バッ
ファ（ＴＬＢ）を含むアドレス変換装置、３と５はそれ
ぞれバッファ記憶装置のデータ部とディレクトリ、４は
ロウ選択回路、８と９は比較回路、１４はロウ決定回路
である。以下、アドレスは第４図に示す如くビット１〜
３１で表わされるとし、バッファ記憶データ部３は８バ
イト単位でデータの読出しを行うとする。
バッファ記憶装置を実アドレスでアクセスする方式をと
っている。第３図にこの従来の構成例を示す。第３図に
おいて、１はアドレスレジスタ、２はアドレス変換バッ
ファ（ＴＬＢ）を含むアドレス変換装置、３と５はそれ
ぞれバッファ記憶装置のデータ部とディレクトリ、４は
ロウ選択回路、８と９は比較回路、１４はロウ決定回路
である。以下、アドレスは第４図に示す如くビット１〜
３１で表わされるとし、バッファ記憶データ部３は８バ
イト単位でデータの読出しを行うとする。
アドレスレジスタ１には８バイト単位の論理アドレス又
は実アドレスのビット１〜２８が入る。
は実アドレスのビット１〜２８が入る。
ページサイズを４にバイトとすると、アドレスレジスタ
１のビット１〜１９はページアドレス、ビット２０〜２
８はページ内アドレス（ページ内８バイト単位アドレス
）となる、アドレスレジスタ１に論理アドレスが入ると
、そのビット１〜１９のページアドレスはアドレス変換
装置２のＴＬＢによって高速に実アドレスに変換され、
該実アドレスのビット１〜１９はディレクトリ５と比較
回路８と９へ送られる。論理アドレスのページ内アドレ
ス部は実アドレスと等しい部分であり、そのビット２０
〜２８はディレクトリ５とバッファ記憶データ部３のア
クセスアドレスとして使われる。
１のビット１〜１９はページアドレス、ビット２０〜２
８はページ内アドレス（ページ内８バイト単位アドレス
）となる、アドレスレジスタ１に論理アドレスが入ると
、そのビット１〜１９のページアドレスはアドレス変換
装置２のＴＬＢによって高速に実アドレスに変換され、
該実アドレスのビット１〜１９はディレクトリ５と比較
回路８と９へ送られる。論理アドレスのページ内アドレ
ス部は実アドレスと等しい部分であり、そのビット２０
〜２８はディレクトリ５とバッファ記憶データ部３のア
クセスアドレスとして使われる。
ブロックのサイズを６４バイトとすると、ディレクトリ
５はデータ部３に格納されているデータのブロック単位
の主記憶アドレスを保持するので、゛論理アドレスのビ
ット２０−２５の６ビツトがディレクトリ５のカラムア
ドレスとして使われることになる。バッファ記憶データ
部３は８バイト単位のデータ読出しを行う場合、ページ
内アドレスのビット２０−２５がカラムアドレス（ブロ
ックアドレス）、ビット２６−２８がブロック内アドレ
スとして使われる。ディレクトリ５とバッファ記憶デー
タ部３は第３図ではロウ数を２としているので、バッフ
ァ記憶装置の容量は８にバイトである。
５はデータ部３に格納されているデータのブロック単位
の主記憶アドレスを保持するので、゛論理アドレスのビ
ット２０−２５の６ビツトがディレクトリ５のカラムア
ドレスとして使われることになる。バッファ記憶データ
部３は８バイト単位のデータ読出しを行う場合、ページ
内アドレスのビット２０−２５がカラムアドレス（ブロ
ックアドレス）、ビット２６−２８がブロック内アドレ
スとして使われる。ディレクトリ５とバッファ記憶デー
タ部３は第３図ではロウ数を２としているので、バッフ
ァ記憶装置の容量は８にバイトである。
アドレスレジスタｌのビット２０−２５によってディレ
クトリ５から該当カラムの各ロウ（０）。
クトリ５から該当カラムの各ロウ（０）。
（１）のエントリが同時に読出される。各エントリは実
アドレスのビット１−１９ （実ページアドレスＲＡ）
と有効ビット１ビツト（Ｖ）を含む。
アドレスのビット１−１９ （実ページアドレスＲＡ）
と有効ビット１ビツト（Ｖ）を含む。
ディレクトリ５から読出された実アドレスはそれぞれ比
較回路８と９に入り、アドレス変換装置２から供給され
る実アドレスと比較される。この比較結果と上記各エン
トリの有効ビットをそれぞれロウ決定回路１４に入力し
て一致のとれたロウが決定する。一致がとれる条件は、
比較が一致して有効ビットが“１”の時である。ロウ決
定回路１４の出力はバッファ記憶データ部３から読出さ
れた各ロウの８バイトデータを選択するロウ選択回路４
へ送られ、上記比較で一致のとれたロウに対応するバッ
ファ記憶データ部３の読出しデータを選択して出力する
。ディレクトリ５の参照でいずれのロウでも一致しなか
った場合は、ブロック転送により主記憶袋Ｗ（図示せず
）から１ブロツクを読出し、データバス１７よりバッフ
ァ記憶データ部３に書込む。同時にアドレス変換装置２
から供給される実アドレスをディレクトリ５の該当カラ
ムのいずれかのロウに書込み、有効ビットを′″１″に
する。
較回路８と９に入り、アドレス変換装置２から供給され
る実アドレスと比較される。この比較結果と上記各エン
トリの有効ビットをそれぞれロウ決定回路１４に入力し
て一致のとれたロウが決定する。一致がとれる条件は、
比較が一致して有効ビットが“１”の時である。ロウ決
定回路１４の出力はバッファ記憶データ部３から読出さ
れた各ロウの８バイトデータを選択するロウ選択回路４
へ送られ、上記比較で一致のとれたロウに対応するバッ
ファ記憶データ部３の読出しデータを選択して出力する
。ディレクトリ５の参照でいずれのロウでも一致しなか
った場合は、ブロック転送により主記憶袋Ｗ（図示せず
）から１ブロツクを読出し、データバス１７よりバッフ
ァ記憶データ部３に書込む。同時にアドレス変換装置２
から供給される実アドレスをディレクトリ５の該当カラ
ムのいずれかのロウに書込み、有効ビットを′″１″に
する。
実アドレスによりバッファ記憶装置をアクセスする場合
は、アドレスレジスタ１に実アドレスが入り、アドレス
変換装置２によるアドレス変換を行わずに、アドレスレ
ジスタ１のビット２０〜２８をそのまシディレクトリ５
とバッファ記憶データ部３のアクセスアドレスとして使
用する点が異なり、他は上記論理アドレスの場合と同様
である。
は、アドレスレジスタ１に実アドレスが入り、アドレス
変換装置２によるアドレス変換を行わずに、アドレスレ
ジスタ１のビット２０〜２８をそのまシディレクトリ５
とバッファ記憶データ部３のアクセスアドレスとして使
用する点が異なり、他は上記論理アドレスの場合と同様
である。
第３図では、アドレス変換装置２のＴＬＢとディレクト
リ５及びバッファ記憶データ部３を同時にアクセスし、
その後実アドレスの比較、ロウ決定、ロウ選択を行って
いるが、これはバッファ記憶データ部３から高速にデー
タを読出すためであり、最近はこのような構成が一般的
になってきている。
リ５及びバッファ記憶データ部３を同時にアクセスし、
その後実アドレスの比較、ロウ決定、ロウ選択を行って
いるが、これはバッファ記憶データ部３から高速にデー
タを読出すためであり、最近はこのような構成が一般的
になってきている。
さて、バッファ記憶装置を有する計算機システムでは、
一般にバッファ記憶容量を大きくするほどバッファ記憶
のヒツト率が高くなり、システムの平均命令実行時間が
短縮される。
一般にバッファ記憶容量を大きくするほどバッファ記憶
のヒツト率が高くなり、システムの平均命令実行時間が
短縮される。
しかしながら、仮想記憶方式を採用した計算機システム
では、バッファ記憶装置で使用するアドレスのビット数
に制約を受ける０例えば、第４図に示した如くアドレス
がビット１〜３１で表わされ、４にバイトが１ページで
ある仮想記憶方式では、論理アドレスのビット１〜１９
はアドレス変 −換を受ける部分であり、ビット
２０−３１が実アドレスと等しい部分である。従来のバ
ッファ記憶装置は実アドレスでアクセスする方式なので
、アドレス変換バッファ（Ｔ、ＬＢ）とバッファ記憶装
置を同時に読出そうとすると、バッファ記憶装置で使え
るアドレスは論理アドレスのビット２〇−３１の４にバ
イトとなる。これ以上、容量を増やすためにはロウ数を
増やさなければならないが。
では、バッファ記憶装置で使用するアドレスのビット数
に制約を受ける０例えば、第４図に示した如くアドレス
がビット１〜３１で表わされ、４にバイトが１ページで
ある仮想記憶方式では、論理アドレスのビット１〜１９
はアドレス変 −換を受ける部分であり、ビット
２０−３１が実アドレスと等しい部分である。従来のバ
ッファ記憶装置は実アドレスでアクセスする方式なので
、アドレス変換バッファ（Ｔ、ＬＢ）とバッファ記憶装
置を同時に読出そうとすると、バッファ記憶装置で使え
るアドレスは論理アドレスのビット２〇−３１の４にバ
イトとなる。これ以上、容量を増やすためにはロウ数を
増やさなければならないが。
これにより比較回路が増え、回路が複雑になり。
高価なものとなる。又、実装的な問題もあって。
ロウ数は極端に増やすわけにいかない。
上記の問題を解決する方式として、論理アドレスでバッ
ファ記憶を参照する方法が特開昭５６−１６９８２号と
特開昭５６−１４０５７５号に提示されている。しかし
、前者はヒツトしなかった時、論理アドレスを変化させ
て再度バッファ記憶装置をアクセスしなければならず、
容量を大きますると、このアクセス回数が増え、性能上
望ましくない結果となる。又、後者はディレクトリ自体
は実アドレスでアクセスする方式なので、従来と同様に
比較回路が増加し、高価になるという問題がある。
ファ記憶を参照する方法が特開昭５６−１６９８２号と
特開昭５６−１４０５７５号に提示されている。しかし
、前者はヒツトしなかった時、論理アドレスを変化させ
て再度バッファ記憶装置をアクセスしなければならず、
容量を大きますると、このアクセス回数が増え、性能上
望ましくない結果となる。又、後者はディレクトリ自体
は実アドレスでアクセスする方式なので、従来と同様に
比較回路が増加し、高価になるという問題がある。
本発明の目的は、バッファ記憶装置を有する計算機シス
テムにおいて、ロウ数を増やすことなくバッファ記憶容
量を大きくすることを可能にするバッファ記憶制御方式
を提供することにある。
テムにおいて、ロウ数を増やすことなくバッファ記憶容
量を大きくすることを可能にするバッファ記憶制御方式
を提供することにある。
本発明は、バッファ記憶データ部に格納されているデー
タの主記憶アドレスを保持するディレクトリを、論理ア
ドレス情報を保持する第１のディレクトリと実アドレス
情報及び論理アドレスの一部を保持する第２のディレク
トリとに分け、バッファ記憶データ部を論理アドレスで
アクセスする場合は第１のディレクトリを参照し、実ア
ドレスでアクセスする場合は第２のディレクトリを参照
することを特徴とする。
タの主記憶アドレスを保持するディレクトリを、論理ア
ドレス情報を保持する第１のディレクトリと実アドレス
情報及び論理アドレスの一部を保持する第２のディレク
トリとに分け、バッファ記憶データ部を論理アドレスで
アクセスする場合は第１のディレクトリを参照し、実ア
ドレスでアクセスする場合は第２のディレクトリを参照
することを特徴とする。
第１図は本発明の一実施例のブロック図を示す。
第１図において、ページサイズ、ブロックサイズ、ロウ
数は第３図と同様とする。第３図と異なる点はバッファ
記憶データ部３に格納されているデータの主記憶アドレ
スを保持するディレクトリが第１のディレクトリ６と第
２のディレクトリ７の２つに分かれている点と、論理ア
ドレスのページアドレスの一部であるビット１６−１９
がディレクトリ６．７とバッファ記憶データ部３のカラ
ムアドレスに含まれている点である。即ち、第１図では
、論理アドレスのビット１６−２５を各ディレクトリ６
．７のカラムアドレスとして使い、ビット１６−２８を
バッファ記憶データ部３のカラムアドレス、ブロック内
アドレスとして使うことにより、ロウ数を増やすことな
く１２８にバイトの容量のバッファ記憶装置を構成して
いる。
数は第３図と同様とする。第３図と異なる点はバッファ
記憶データ部３に格納されているデータの主記憶アドレ
スを保持するディレクトリが第１のディレクトリ６と第
２のディレクトリ７の２つに分かれている点と、論理ア
ドレスのページアドレスの一部であるビット１６−１９
がディレクトリ６．７とバッファ記憶データ部３のカラ
ムアドレスに含まれている点である。即ち、第１図では
、論理アドレスのビット１６−２５を各ディレクトリ６
．７のカラムアドレスとして使い、ビット１６−２８を
バッファ記憶データ部３のカラムアドレス、ブロック内
アドレスとして使うことにより、ロウ数を増やすことな
く１２８にバイトの容量のバッファ記憶装置を構成して
いる。
第１のディレクトリ６の各エントリは論理アドレスのビ
ット１−１５ （図中ＬＡと表示）と有効ビットを１ビ
ツト（図中Ｖと表示）含み、第２のディレクトリ７の各
エントリは実アドレスのビット１−１５（図中ＲＡと表
示）と有効ビット（図中Ｖと表示）及び論理アドレスの
ビット１６−１９（図中りと表示、リンクビットと呼ぶ
）、及びリンクビットの有効ビット１ビツト（図中ｖＬ
と表示）を含む、１０〜１３は比較回路である。
ット１−１５ （図中ＬＡと表示）と有効ビットを１ビ
ツト（図中Ｖと表示）含み、第２のディレクトリ７の各
エントリは実アドレスのビット１−１５（図中ＲＡと表
示）と有効ビット（図中Ｖと表示）及び論理アドレスの
ビット１６−１９（図中りと表示、リンクビットと呼ぶ
）、及びリンクビットの有効ビット１ビツト（図中ｖＬ
と表示）を含む、１０〜１３は比較回路である。
１５はロウ決定及びカラムアドレス生成回路であり、第
２図の如き構成をとる。第２図中、゛′第２のディレク
トリ参照”はディリフトリ６を参照するどき′０″、デ
ィレクトリ７を参照するとき“１”となるものである、
Ｎは反転回路、Ａはアンド回路、０はオア回路である。
２図の如き構成をとる。第２図中、゛′第２のディレク
トリ参照”はディリフトリ６を参照するどき′０″、デ
ィレクトリ７を参照するとき“１”となるものである、
Ｎは反転回路、Ａはアンド回路、０はオア回路である。
論理アドレスによりバッファ記憶装置をアクセスする場
合、アドレスレジスタ１に論理アドレスが置かれる。こ
のアドレスレジスタ１のビット１６−２５により、アド
レス選択回路１９を介して第１のディレクトリ６の各ロ
ウのエントリの該当カラムを読出し、各エントリ内の論
理アドレスのビット１−１５と、アドレスレジスタ１の
ビット１−１５を比較回路１０．１１により比較する。
合、アドレスレジスタ１に論理アドレスが置かれる。こ
のアドレスレジスタ１のビット１６−２５により、アド
レス選択回路１９を介して第１のディレクトリ６の各ロ
ウのエントリの該当カラムを読出し、各エントリ内の論
理アドレスのビット１−１５と、アドレスレジスタ１の
ビット１−１５を比較回路１０．１１により比較する。
比較結果と各エントリの有効ビットはロウ決定及びカラ
ムアドレス生成回路１５に入り、ロウ決定を行う。この
結果、比較が一致し、有効ビットがａｔ Ｉ Ｉｔのエ
ントリを含むロウがロウ選択回路４に知らされる。デー
タ読出しの場合は、第１のディレクトリ６の読出しと並
行して、アドレスレジスタ１のビット１６−２８がバッ
ファ記憶データ部３に与えられ、ビット１６−２５でバ
ッファ記憶データ部３の該当カラムの各ロウが、ビット
２６−２８で各ロウの８バイトのデータが読出され、ロ
ウ選択回路４により有効な８バイトが取出される。
ムアドレス生成回路１５に入り、ロウ決定を行う。この
結果、比較が一致し、有効ビットがａｔ Ｉ Ｉｔのエ
ントリを含むロウがロウ選択回路４に知らされる。デー
タ読出しの場合は、第１のディレクトリ６の読出しと並
行して、アドレスレジスタ１のビット１６−２８がバッ
ファ記憶データ部３に与えられ、ビット１６−２５でバ
ッファ記憶データ部３の該当カラムの各ロウが、ビット
２６−２８で各ロウの８バイトのデータが読出され、ロ
ウ選択回路４により有効な８バイトが取出される。
書込みの場合は、ロウ決定が完了した後にバッファ記憶
データ部３の該当カラム、該当ロウへの書込みが行われ
る。
データ部３の該当カラム、該当ロウへの書込みが行われ
る。
比較回路１０．１１による比較の結果、いずれのロウも
不一致の場合は、アドレスレジスタ１のビット１６−１
９をクラスレジスタ１６に入力し、ビット１−１５を論
理アドレスレジスタ１８に入力した後、第２のディレク
トリ７を調べる。まず、アドレスレジスタｌのビット１
−１９をアドレス変換装置２により実アドレスに変換し
、求めた実アドレスのビット１−１９をアドレスレジス
タ１のビット１−１９の部分へ入力する０次にアドレス
レジスタ１のビット１６−２５により第２のディレクト
リ７の該当カラムの各ロウのエントリを読出し、各エン
トリ内の実アドレスのビット１−１５とアドレスレジス
タ１のビット１−１５を比較回路１２．１３により比較
する。比較結果と各エントリの有効ビットをロウ決定及
びカラムアドレス生成回路１５に入力しロウを決定する
。この結果、比較が一致し、有効ビットが′″１′″の
エントリを含むロウがロウ選択回路４に知らされる。こ
の第２のディレクトリ７の読出しと並行して、アドレス
レジスタ１のビット１６−２８によってバッファ記憶デ
ータ部３の各該当カラムの８バイトデータを読出し、ロ
ウ選択回路４により有効な８バイトを得る。
不一致の場合は、アドレスレジスタ１のビット１６−１
９をクラスレジスタ１６に入力し、ビット１−１５を論
理アドレスレジスタ１８に入力した後、第２のディレク
トリ７を調べる。まず、アドレスレジスタｌのビット１
−１９をアドレス変換装置２により実アドレスに変換し
、求めた実アドレスのビット１−１９をアドレスレジス
タ１のビット１−１９の部分へ入力する０次にアドレス
レジスタ１のビット１６−２５により第２のディレクト
リ７の該当カラムの各ロウのエントリを読出し、各エン
トリ内の実アドレスのビット１−１５とアドレスレジス
タ１のビット１−１５を比較回路１２．１３により比較
する。比較結果と各エントリの有効ビットをロウ決定及
びカラムアドレス生成回路１５に入力しロウを決定する
。この結果、比較が一致し、有効ビットが′″１′″の
エントリを含むロウがロウ選択回路４に知らされる。こ
の第２のディレクトリ７の読出しと並行して、アドレス
レジスタ１のビット１６−２８によってバッファ記憶デ
ータ部３の各該当カラムの８バイトデータを読出し、ロ
ウ選択回路４により有効な８バイトを得る。
上記第２のディレクトリ７の参照で比較が一致しなかっ
た場合は、周知のブロック転送により主記憶装置より１
ブロツクを読出し、データバスによりバッファ記憶デー
タ部３の該当カラムの該当ロウに書込むと共に、アドレ
ス選択回路１９により、カラムアドレスのビット１６−
１９はクラスレジスタ１６を、ビット２０−２５はアド
レスレジスタ１のビット２０−２５を選択して、第１の
ディレクトリ６のカラムアドレスを生成した後。
た場合は、周知のブロック転送により主記憶装置より１
ブロツクを読出し、データバスによりバッファ記憶デー
タ部３の該当カラムの該当ロウに書込むと共に、アドレ
ス選択回路１９により、カラムアドレスのビット１６−
１９はクラスレジスタ１６を、ビット２０−２５はアド
レスレジスタ１のビット２０−２５を選択して、第１の
ディレクトリ６のカラムアドレスを生成した後。
該第１のディレクトリ６の該当カラムのいずれかのロウ
に、論理アドレスのビット１−１５が格納されている論
理アドレスレジスタ１８の内容を登録し、有効ビットを
１”にする、この場合、主記憶装置へ送るアドレスは実
アドレスであるが、バッファ記憶データ部３と第１のデ
ィレクトリ６のカラムアト、レスは論理アドレスが使わ
れる。
に、論理アドレスのビット１−１５が格納されている論
理アドレスレジスタ１８の内容を登録し、有効ビットを
１”にする、この場合、主記憶装置へ送るアドレスは実
アドレスであるが、バッファ記憶データ部３と第１のデ
ィレクトリ６のカラムアト、レスは論理アドレスが使わ
れる。
次に、アドレスレジスタ１のビット１６−２５により第
２のディレクトリ７のエントリを指定し、実アドレス部
にアドレスレジスタ１のビット１−１５を登録し有効ビ
ットをＩＩ １ ｐＨにする。同時にリンクビット部に
リンクレジスタ１６に保持されている論理アドレスのビ
ット１６−１９を登録し。
２のディレクトリ７のエントリを指定し、実アドレス部
にアドレスレジスタ１のビット１−１５を登録し有効ビ
ットをＩＩ １ ｐＨにする。同時にリンクビット部に
リンクレジスタ１６に保持されている論理アドレスのビ
ット１６−１９を登録し。
リンクビットの有効ビットをｔａ １ ｎにする。この
第２のディレクトリ７への登録は論理アドレスで登録し
たバッファ記憶データ部゛３のデータを後で実アドレス
で参照可能とするためのものである。
第２のディレクトリ７への登録は論理アドレスで登録し
たバッファ記憶データ部゛３のデータを後で実アドレス
で参照可能とするためのものである。
次に、実アドレスによりバッファ記憶装置をアクセスす
る場合の動作について述べる。アドレスレジスタ１に実
アドレスが置かれた場合、アドレスレジスタ１のビット
１６−２５により第２のディレクトリ７の該当カラムの
各ロウのエントリを読出し、各エントリ内の実アドレス
のビット１−１５とアドレスレジスタ１のビット１−１
５を比較する。比較結果と各エントリの有効ビットはロ
ウ決定及びカラムアドレス生成回路１５に入すロウを決
定する。この結果、比較が一致し、有効ビットが１′″
のエントリを含むロウがロウ選択回路４に知らされる。
る場合の動作について述べる。アドレスレジスタ１に実
アドレスが置かれた場合、アドレスレジスタ１のビット
１６−２５により第２のディレクトリ７の該当カラムの
各ロウのエントリを読出し、各エントリ内の実アドレス
のビット１−１５とアドレスレジスタ１のビット１−１
５を比較する。比較結果と各エントリの有効ビットはロ
ウ決定及びカラムアドレス生成回路１５に入すロウを決
定する。この結果、比較が一致し、有効ビットが１′″
のエントリを含むロウがロウ選択回路４に知らされる。
次に比較が一致したロウのエントリのリンクビット有効
ビットが調べられる。リンクビット有効ビットが′０”
の場合は、対応する論理アドレスによるバッファ記憶装
置へのブロックの登録が行われていないことを示す。即
ち、この場合は実アドレスにより登録されていることを
示すので、アドレスレジスタ１ （実アドレスが入って
いる）のビット１６−２８によって読出したバッファ記
憶データ部３の該当カラムの各ロウの８バイトデータを
ロウ選択回路４により選択する。
ビットが調べられる。リンクビット有効ビットが′０”
の場合は、対応する論理アドレスによるバッファ記憶装
置へのブロックの登録が行われていないことを示す。即
ち、この場合は実アドレスにより登録されていることを
示すので、アドレスレジスタ１ （実アドレスが入って
いる）のビット１６−２８によって読出したバッファ記
憶データ部３の該当カラムの各ロウの８バイトデータを
ロウ選択回路４により選択する。
リンクビット有効ビットがＩｔ １ ＃ｊの場合は対応
する論理アドレスによるバッファ記憶装置へのブロック
の登録が行われていることを示すので、リンクビットを
使ってカラムアドレスを作成し、バッファ記憶データ部
３をアクセスする。即ち、ロウ決定及びカラムアドレス
生成回路１５は比較が一致したロウのエントリ内のリン
クビットを取出し、アドレスレジスタ１のビット１６−
１９の部分へ入力する。次に、アドレスレジスタｌのビ
ット１６−２８によりバッファ記憶データ部３をアクセ
スする。リンクビットは対応する論理アドレスのビット
１６−１９から成るので上記生成されたカラムアドレス
はバッファ記憶データ部３に登録した時のカラムアドレ
スと一致する。
する論理アドレスによるバッファ記憶装置へのブロック
の登録が行われていることを示すので、リンクビットを
使ってカラムアドレスを作成し、バッファ記憶データ部
３をアクセスする。即ち、ロウ決定及びカラムアドレス
生成回路１５は比較が一致したロウのエントリ内のリン
クビットを取出し、アドレスレジスタ１のビット１６−
１９の部分へ入力する。次に、アドレスレジスタｌのビ
ット１６−２８によりバッファ記憶データ部３をアクセ
スする。リンクビットは対応する論理アドレスのビット
１６−１９から成るので上記生成されたカラムアドレス
はバッファ記憶データ部３に登録した時のカラムアドレ
スと一致する。
比較回路１２．１３での比較結果、いずれのロウも不一
致の場合は、ブロック転送によりｌブロックを主記憶装
置から読出してバッファ記憶データ部３へ書込み、第２
のディレクトリ７にアドレスレジスタ１のビット１−１
５を登録し、有効ビットをＩＩ １１Ｈにする。この場
合、主記憶装置へ送る ｄアドレス及びバッファ記憶デ
ータ部３と第２のディレクトリ７のカラムアドレスはと
もに実アドレスとなる。
致の場合は、ブロック転送によりｌブロックを主記憶装
置から読出してバッファ記憶データ部３へ書込み、第２
のディレクトリ７にアドレスレジスタ１のビット１−１
５を登録し、有効ビットをＩＩ １１Ｈにする。この場
合、主記憶装置へ送る ｄアドレス及びバッファ記憶デ
ータ部３と第２のディレクトリ７のカラムアドレスはと
もに実アドレスとなる。
なお、第１図は本発明の一実施例にすぎず１本発明はこ
れに限定されないことは云うまでもない。
れに限定されないことは云うまでもない。
例えば第１のディレクトリの論理アドレス情報としてセ
グメントテーブルオリジンアドレス（ＳＴＯ）又はＳＴ
Ｏスタック番号を含んでも良い、又。
グメントテーブルオリジンアドレス（ＳＴＯ）又はＳＴ
Ｏスタック番号を含んでも良い、又。
更に大容量のバッファ記憶装置を実現する時は、リンク
ビットに論理アドレスの上位ビットを追加すれば良い。
ビットに論理アドレスの上位ビットを追加すれば良い。
本発明によれば、論理アドレス及び実アドレスでバッフ
ァ記憶装置をアクセスできるため、バッファ記憶装置で
使用するアドレスのビット数の制約が解消してバッファ
記憶装置の大容量化が可能になり、例えばディレクトリ
とバッファ記憶データ部に同一のＲＡＭ素子を使用して
安価で大容量のバッファ記憶装置を構成することができ
る。
ァ記憶装置をアクセスできるため、バッファ記憶装置で
使用するアドレスのビット数の制約が解消してバッファ
記憶装置の大容量化が可能になり、例えばディレクトリ
とバッファ記憶データ部に同一のＲＡＭ素子を使用して
安価で大容量のバッファ記憶装置を構成することができ
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図のロウ決定及びカラムアドレス生成回路の構成例を示
す図、第３図は従来のバッファ記１・・・アドレスレジ
スタ、 ２・・・アドレス変換装置、 ３・・・バッ
ファ記憶データ部、 ４・・・ロウ選択回路、 ６・
・・第１のディレクトリ、７・・・第２のディレクト「
ハ １０〜１３・・・比較回路、 １５・・・ロウ
決定及びカラムアドレス生成回路、 １６・・・クラ
スレジスタ、 １８・・・論、環アドレスレジスタ、
１９・・・アドレス選択回路。 第１図 第２図 第３図
図のロウ決定及びカラムアドレス生成回路の構成例を示
す図、第３図は従来のバッファ記１・・・アドレスレジ
スタ、 ２・・・アドレス変換装置、 ３・・・バッ
ファ記憶データ部、 ４・・・ロウ選択回路、 ６・
・・第１のディレクトリ、７・・・第２のディレクト「
ハ １０〜１３・・・比較回路、 １５・・・ロウ
決定及びカラムアドレス生成回路、 １６・・・クラ
スレジスタ、 １８・・・論、環アドレスレジスタ、
１９・・・アドレス選択回路。 第１図 第２図 第３図
Claims (5)
- （１）主記憶装置と、該主記憶装置の情報の一部をブロ
ック単位で格納するバッファ記憶装置と、論理アドレス
を実アドレスに変換するアドレス変換装置を備えた計算
機システムにおいて、上記バッファ記憶装置に格納され
ているアドレス情報を保持するディレクトリとして、論
理アドレス情報を保持する第１のディレクトリと、実ア
ドレス情報及び論理アドレス情報を保持する第２のディ
レクトリを持ち、上記バッファ記憶装置を論理アドレス
でアクセスする場合は上記第１のディレクトリを参照し
、実アドレスでアクセス場合は上記第２のデレィクトリ
を参照することを特徴とするバッファ記憶制御方式。 - （２）上記バッファ記憶装置を論理アドレスでアクセス
する場合、上記第１のディレクトリに該論理アドレスが
登録されていれば、該論理アドレスにより上記バッファ
記憶装置をアクセスし、登録されていなければ上記第１
のディレクトリに論理アドレス情報を登録し、主記憶装
置より読出したブロックを上記バッファ記憶装置の論理
アドレスで指定される場所へ書込むとゝもに、上記論理
アドレスに対応する実アドレスと上記論理アドレスのペ
ージアドレス部の下位アドレスを上記第２のディレクト
リに登録することを特徴とする特許請求の範囲第１項記
載のバッファ記憶制御方式。 - （３）上記バッファ記憶装置を実アドレスでアクセスす
る場合、上記第２のディレクトリに該実アドレスが登録
されていれば、該実アドレスにより上記バッファ記憶装
置をアクセスし、登録されていなければ上記第２のディ
レクトリに実アドレス情報を登録し、主記憶装置より読
出したブロックを上記バッファ記憶装置の実アドレスで
指定される場所へ書込むことを特徴とする特許請求の範
囲第１項記載のバッファ記憶制御方式。 - （４）上記バッファ記憶装置を論理アドレスでアクセス
する場合、上記第１のディレクトリに該論理アドレスが
登録されていない時は、アドレス変換装置により上記論
理アドレスに対応する実アドレスを求め、該実アドレス
により上記第２のディレクトリを参照し、該実アドレス
が登録されていれば該実アドレスにより上記バッファ記
憶装置をアクセスすることを特徴とする特許請求の範囲
第１項記載のバッファ記憶制御方式。 - （５）上記バッファ記憶装置を実アドレスでアクセスし
た場合、上記第２のディレクトリに該実アドレスが登録
されており、論理アドレス情報が有効ならば、該論理ア
ドレス情報と上記実アドレスのページ内アドレスによっ
て上記実アドレスに対応する論理アドレスを生成し、上
記バッファ記憶装置をアクセスすることを特徴とする特
許請求の範囲第１記載のバッファ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088382A JPS61246850A (ja) | 1985-04-24 | 1985-04-24 | バツフア記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088382A JPS61246850A (ja) | 1985-04-24 | 1985-04-24 | バツフア記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246850A true JPS61246850A (ja) | 1986-11-04 |
Family
ID=13941241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088382A Pending JPS61246850A (ja) | 1985-04-24 | 1985-04-24 | バツフア記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623626A (en) * | 1987-02-27 | 1997-04-22 | Hitachi, Ltd. | Logical cache memory for multi-processor system |
-
1985
- 1985-04-24 JP JP60088382A patent/JPS61246850A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623626A (en) * | 1987-02-27 | 1997-04-22 | Hitachi, Ltd. | Logical cache memory for multi-processor system |
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