JPH0159611B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、主記憶装置をアクセスするに先立つ
て仮想アドレスを実アドレスに変換する機構を有
する（以下仮想記憶方式と略称する。）データ処
理システムに関するものである。

更に詳細に伝えば、主記憶装置をアクセスする
場合、そのプロテクシヨン情報を、仮想アドレス
から実アドレスに変換する過程で主記憶装置から
読み出してチエツクする方式を高速化するデータ
処理システムに関するものである。

従来、仮想記憶方式におけるプロテクシヨン情
報は、仮想アドレスを実アドレスに変換するテー
ブル上に持つている。主記憶装置は仮想記憶装置
におけるページと同じ大きさのページに分割され
ており、主記憶装置をアクセスする場合、仮想記
憶装置のページに対応する実アドレスが主記憶装
置のテーブルからまず読み出され、その際、プロ
テクシヨンに関する情報も同時に読み出されチエ
ツクされる。プロテクシヨンの例外にならなけれ
ば次に、上記実アドレスで主記憶装置がアクセス
される。

また、高速度の連想記憶装置を設け、時間的に
最も最近使用された、或いは参照された仮想アド
レス及び対応する実アドレス、並びにプロテクシ
ヨン情報を、この連想記憶装置に貯蔵することが
行なわれている。

この場合は、主記憶装置をアクセスする仮想ア
ドレスが与えられると、まず、連想記憶装置のサ
ーチが実施され、所望の仮想アドレスが連続記憶
装置においてみつけられた時、この仮想アドレス
に対応する実アドレス、プロテクシヨン情報が連
想記憶装置から読み出され、チエツクされた後、
この実アドレスによつて主記憶装置がアクセスさ
れる。

一方、みつけられなかつた場合は、仮想アドレ
スによつて主記憶装置をアクセスして、仮想アド
レスから実アドレスへの変換およびプロテクシヨ
ンのチエツクを実施すると同時にアクセスした内
容は、連想記憶装置に書き込まれる。

このような方式では、連想記憶装置にない場合
のオーバヘツドが大きく、特に仮想アドレスと実
アドレスが一致する場合は、不必要なアドレス変
換によりオーーバーヘツドが増大した。

本発明は以上の諸点に鑑み発明されたもので、
その目的は、仮想アドレスと実アドレスが一致す
る特定のアドレス領域において、アドレス変換お
よびプロテクシヨンチエツクのオーバーヘツドを
減少させたデータ処理システムを提供するにあ
る。

本発明の特徴は、特定のアドレス領域に対して
は、そのプロテクシヨン情報を高速（主記憶装置
と比較してデータの書き込み、読み出しが高速度
に行なわれる。）の記憶装置に全て記憶させてお
き、この特定領域のアクセス時には、主記憶装置
内にあるプロテクシヨン情報を参照するのではな
く、高速記憶装置内のプロテクシヨン情報を用い
るようにしていることである。

以下図面を参照して、本発明を詳細に説明す
る。第１図は、仮想アドレスと実アドレスのメモ
リの対応関係およびアドレス変換テーブルの位置
関係を示したものである。

第１図に示すように、仮想アドレスの０番地か
らＸ番地までは、実アドレスの値と等しい領域で
あり、それ以上のアドレスは仮想アドレスよりも
小さい領域にマツピングされるようになつてい
る。

仮想アドレスを実アドレスに変換するアドレス
変換を行う際に、仮想アドレスから実アドレスへ
の変換テーブル及びメモリへの書き込みを禁止す
るか否かを示すプロテクシヨン情報が必要である
が、上記情報については、メモリをページという
単位に等分割し、各ページ単位でメモリ上に保持
するものである。この領域が、第１図の実アドレ
ス上で、アドレスｉからアドレスｎの領域であ
る。

ここでは、仮想アドレスと実アドレスが一致し
ている領域に対する変換テーブルが、アドレスｉ
からアドレスｌまでであるとする。

なお、第１図において、RADDRは、実アドレ
ス（リアルアドレス）で、Ｐはページ単位のプロ
テクシヨン情報を示しているものである。

以上の、仮想アドレス、実アドレス対応時の、
メモリアクセスにおけるアドレス変換過程を第２
図、第３図を参照して説明する。

第２図は、本発明によるデータ処理システムの
一実施例を示す概略図、第３図はその動作の概要
を示すフローチヤートである。

第２図において、処理装置１１は、主記憶装置
２０へのアクセスが必要である時、比較器１３、
連想記憶装置１４、高速メモリ１５および選択回
路１６に対して仮想アドレス２１を出力する。

比較器１３の他方の入力には境界レジスタ１２
が接続されており、この境界レジスタ１２には、
第１図で説明したアドレスＸがセツトされてい
る。比較器１３では、仮想アドレス２１と、この
アドレスＸが比較され、仮想アドレス２１がアド
レスＸに等しいか又は小さい時に、信号２２を出
力する。この場合の信号２２の意味するところ
は、仮想アドレス２１が実アドレスと等しい特定
領域内であることを意味している。

連想記憶装置１４に示す、Ｖ，Ｒ，Ｐはそれぞ
れ仮想アドレスパート、実アドレスパートおよび
プロテクシヨン情報パートを意味するもので、Ｖ
＝Ｒとは、仮想アドレスと実アドレスが等しいこ
とを意味している。

選択回路１６には、仮想アドレス２１と連想記
憶装置１４から出力された実アドレス１４Ｒが入
力しており、比較器１３がＶ＝Ｒの信号２２を出
力したとき、仮想アドレス２１をメモリ制御回路
１９に出力する。

一方、プロテクシヨン情報Ｐに関しては、選択
回路１７がある。選択回路１７には、連想記憶装
置１４からのプロテクシヨン情報１４Ｐと高速メ
モリ１５からのプロテクシヨン情報１５Ｐが入力
している。比較器１３がＶ＝Ｒの信号２２を出力
したとき、選択回路１７は、高速メモリ１５から
のプロテクシヨン情報１５Ｐをプロテクシヨン制
御回路１８に出力する。

高速メモリ１５は、仮想アドレス２１でアドレ
ツシングされており、対応するプロテクシヨン情
報１５Ｐは、比較器１３がＶ＝Ｒの信号２２を出
力した時、確立するようになつている。

プロテクシヨン制御回路１８により、アクセス
が正常な要求である場合は、メモリ制御回路１９
により前記仮想アドレスでもつて、主記憶装置２
０がアクセスされ、データバス２３を介して、処
理装置１１と主記憶装置２０との間でデータのや
りとりが行なわれる。このように仮想アドレスが
実アドレスと等しい領域では、オーバーヘツド無
でメモリアクセスが実行される。

次に特定領域以外のアクセスの場合について説
明する。

信号２２が出力されず、特定領域内にないこと
が検出されると、連想記憶装置１４の中に、仮想
アドレス２１に対応した実アドレスがないかどう
かが調べられる。連想記憶装置１４内に対応した
アドレスが存在する場合は、その実アドレス１４
Ｒ、プロテクシヨン情報１４Ｐが連想記憶装置１
４より読み出され、選択回路１６，１７で選択さ
れてそれぞれ、メモリ制御回路１９、プロテクシ
ヨン制御回路１８に送出され、メモリアクセスが
実施され、データバス２３を通して、メモリ２０
と処理装置１１の間でデータのやりとりが行われ
る。

連想記憶装置１４内になければ、主記憶装置２
０から対応するテーブルが取り出され実アドレス
への変換、プロテクシヨンのチエツクが実施され
るが、本制御方式は、仮想記憶方式をとるデータ
処理装置では一般的であるので、ここでは説明を
省略している。

尚、第３図は、以上の動作を示したもので、こ
こでは主記憶装置、連想記憶装置をそれぞれ主記
憶、連想記憶と省略形で示している、上記制御方
式を採用するためには、アドレス変換テーブルの
中で、仮想アドレスと実アドレスが等しい特定エ
リアのプロテクシヨン情報のみを高速メモリ１５
上へコピーしておく必要がある。

そのための制御回路並びに制御方式の一例を第
４図を用いて説明する。

主記憶装置２０の内部で、各ページ単位に仮想
アドレスに対応する物理アドレスRADDR、プロ
テクシヨン情報Ｐが格納されているが、イニシヤ
ルプログラムや、途中のアドレス空間の変更時
に、上記エリアの内容が書き換えられる。この
時、アドレスｉからアドレスｌのエリアに書き込
まれるデータの中で、プロテクシヨン情報Ｐのみ
を高速メモリ１５上に書き込めばよい。

第４図はメモリ制御回路１９の中で、上記制御
を行う部分と、高速メモリ１５、並びに処理装置
１１内部にあるメモリ書き込み用レジスタ３０と
の連続関係を示した図である。

選択回路１６から送られた実アドレス１４Ｒ
は、メモリ制御回路１９内部のアドレスレジスタ
３１内にセツトされる。セツトされたアドレス情
報は、境界レジスタ３２，３３と比較器３４，３
５、並びにゲート３６で、アドレスがｉからｌの
間であるかどうかがチエツクされる。当然境界レ
ジスタ３２，３３には、アドレスｉ，ｌがそれぞ
れ前もつてセツトされている。主記憶装置への書
き込み要求時のアドレスがｉからｌの間であるこ
とが検出されると、信号３７が高速メモリ１５へ
送出され、書き込みデータがセツトされているデ
ータレジスタ３０の内、プロテクシヨン情報に関
する部分に対しては、主記憶装置２０に書き込ま
れると同時に、高速メモリ１５へも書き込まれ
る。

これにより、仮想アドレスから実アドレスへの
変換の際、仮想アドレスを実アドレスの等しいエ
リアについては、プロテクシヨン情報１５Ｐが、
高速メモリ１５から得られるため、アドレス変換
を実施せずに、直接メモリをアクセスすることが
できる。

このように、本発明によれば、主記憶装置アク
セス時において、仮想アドレスと実アドレスとが
一致するエリアのアクセス時には、連想記憶装置
を用いないため、ミスした場合のアドレス変換の
オーバーヘツドを除去することが可能となり、仮
想アドレスを導入しても、処理装置の処理性能を
低下させることがない。

【図面の簡単な説明】

第１図は本発明の説明に用いられる仮想アドレ
スと実アドレスの対応関係を示す図、第２図は本
発明の一実施例を示すデータ処理システムの概略
図、第３図は第２図の動作説明用のフローチヤー
ト、第４図は第２図の一部を更に詳細に示した概
略図である。 １２……境界レジスタ、１３……比較器、１４
……連想記憶装置、１５……高速記憶装置、１
６，１７……選択回路、１８……プロテクシヨン
制御回路。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置をアクセスするに先立つて仮想ア
   ドレスを実アドレスに変換する機構を有するデー
   タ処理システムにおいて、該主記憶装置における
   領域のうち特定の領域を表わす情報を貯蔵する貯
   蔵手段と、該主記憶装置のアクセスのために供給
   された仮想アドレスと該貯蔵手段の情報とを比較
   するための比較手段と、該特定の領域に対応する
   プロテクシヨン情報を記憶する高速記憶手段と、
   該比較手段による比較の結果、該仮想アドレスと
   該情報とが所定の関係を有する場合、該仮想アド
   レスを実アドレスに変換することなく該主記憶装
   置のアクセスを行うための手段および該仮想アド
   レスに対応するプロテクシヨン情報を該高速記憶
   手段から読み出して処理するための手段とを具備
   していることを特徴とするデータ処理システム。