JPS6218064B2 - - Google Patents
Info
- Publication number
- JPS6218064B2 JPS6218064B2 JP57078663A JP7866382A JPS6218064B2 JP S6218064 B2 JPS6218064 B2 JP S6218064B2 JP 57078663 A JP57078663 A JP 57078663A JP 7866382 A JP7866382 A JP 7866382A JP S6218064 B2 JPS6218064 B2 JP S6218064B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- virtual machine
- real
- address translation
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス
変換方式に関し、特に斯かるアドレス変換方式の
構成に関する。
変換方式に関し、特に斯かるアドレス変換方式の
構成に関する。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アド
レス変換テーブルを主記憶装置の内部に設け、仮
想マシン上のアドレスを実アドレスに変換してい
たため、アドレス変換の速度が低いと云う欠点が
あつた。
レス変換テーブルを主記憶装置の内部に設け、仮
想マシン上のアドレスを実アドレスに変換してい
たため、アドレス変換の速度が低いと云う欠点が
あつた。
（発明の目的の説明）
本発明の目的は、仮想マシン識別子の一部分と
仮想マシン上のアドレスの一部分とをアドレス変
換バツフアのキイ部として使用し、実アドレスの
一部分または全部をアドレス変換バツフアのデー
タ部として使用して、仮想マシン識別子の一部分
と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上でアドレスのキイ部以外の
一部分とをアドレス変換バツフアのアドレスとし
てアドレス変換バツフア内容の読出し、あるいは
書込みを実行すると共に、アドレス変換バツフア
から読出されたデータのキイ部がアドレス情報の
対応する部分と一致した場合にはデータ部を実ア
ドレスの一部または全部とし、一致しなかつた場
合にはアドレス変換テーブルからアドレス変換部
によつて求めたアドレス情報を実アドレスの一部
または全部として使用することにより上記欠点を
除去し、仮想マシンシステムにおけるアドレス変
換を高速化する方式を提供することである。
仮想マシン上のアドレスの一部分とをアドレス変
換バツフアのキイ部として使用し、実アドレスの
一部分または全部をアドレス変換バツフアのデー
タ部として使用して、仮想マシン識別子の一部分
と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上でアドレスのキイ部以外の
一部分とをアドレス変換バツフアのアドレスとし
てアドレス変換バツフア内容の読出し、あるいは
書込みを実行すると共に、アドレス変換バツフア
から読出されたデータのキイ部がアドレス情報の
対応する部分と一致した場合にはデータ部を実ア
ドレスの一部または全部とし、一致しなかつた場
合にはアドレス変換テーブルからアドレス変換部
によつて求めたアドレス情報を実アドレスの一部
または全部として使用することにより上記欠点を
除去し、仮想マシンシステムにおけるアドレス変
換を高速化する方式を提供することである。
（発明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシンシ
ステムにおいて使用される実中央処理装置に含ま
れる。本発明による仮想マシンシステムにおける
アドレス変換方式はアドレス変換バツフアと、ア
ドレス変換部と、アドレス変換バツフア制御部
と、アドレスレジスタと、比較部と、選択部とを
具備して構成した方式である。アドレス変換バツ
フアは仮想マシン識別子の一部分と仮想マシン上
のアドレスの一部分とをキイ部として使用し、ア
ドレス変換テーブルを格納するものである。アド
レス変換テーブルのデータ部は実アドレスの一部
分、または全部から成立つ。よつて、アドレス変
換部はアドレス変換テーブルによつて仮想マシン
上の仮想アドレス、または実アドレスを実マシン
上の実アドレスの一部、または全部に変換するも
のである。アドレス変換バツフア制御部はアドレ
ス変換部によつて求めた実アドレスの一部、また
は全部をアドレス変換バツフアのデータ部に書込
み、仮想マシン識別子の一部分と仮想マシン上の
アドレスの一部とをアドレス変換バツフアのキイ
部に書込むものである。アドレスレジスタはキイ
部以外の仮想マシン識別子、仮想マシン上の仮想
アドレス／実アドレス識別子、およびキイ部以外
であつて仮想マシン上のアドレスの一部をアドレ
ス情報として使用し、アドレス変換バツフアの書
込み、読出しを実行するための一時記憶装置であ
る。比較部はアドレス変換バツフアから送出され
た読出しデータのキイ部と、アドレスレジスタに
セツトされたアドレス情報の対応する部分とが一
致するか否かを検出するものである。比較部によ
つて一致が検出された時には、選択部はアドレス
変換バツフアからの読出しデータを実マシンの実
アドレスの一部、または全部として選択し、一致
が検出されない時には、選択部はアドレス変換部
によつて求めたアドレス情報を実マシンの実アド
レスの一部、または全部として選択する。
ステムにおいて使用される実中央処理装置に含ま
れる。本発明による仮想マシンシステムにおける
アドレス変換方式はアドレス変換バツフアと、ア
ドレス変換部と、アドレス変換バツフア制御部
と、アドレスレジスタと、比較部と、選択部とを
具備して構成した方式である。アドレス変換バツ
フアは仮想マシン識別子の一部分と仮想マシン上
のアドレスの一部分とをキイ部として使用し、ア
ドレス変換テーブルを格納するものである。アド
レス変換テーブルのデータ部は実アドレスの一部
分、または全部から成立つ。よつて、アドレス変
換部はアドレス変換テーブルによつて仮想マシン
上の仮想アドレス、または実アドレスを実マシン
上の実アドレスの一部、または全部に変換するも
のである。アドレス変換バツフア制御部はアドレ
ス変換部によつて求めた実アドレスの一部、また
は全部をアドレス変換バツフアのデータ部に書込
み、仮想マシン識別子の一部分と仮想マシン上の
アドレスの一部とをアドレス変換バツフアのキイ
部に書込むものである。アドレスレジスタはキイ
部以外の仮想マシン識別子、仮想マシン上の仮想
アドレス／実アドレス識別子、およびキイ部以外
であつて仮想マシン上のアドレスの一部をアドレ
ス情報として使用し、アドレス変換バツフアの書
込み、読出しを実行するための一時記憶装置であ
る。比較部はアドレス変換バツフアから送出され
た読出しデータのキイ部と、アドレスレジスタに
セツトされたアドレス情報の対応する部分とが一
致するか否かを検出するものである。比較部によ
つて一致が検出された時には、選択部はアドレス
変換バツフアからの読出しデータを実マシンの実
アドレスの一部、または全部として選択し、一致
が検出されない時には、選択部はアドレス変換部
によつて求めたアドレス情報を実マシンの実アド
レスの一部、または全部として選択する。
（実施例の説明）
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明によつて仮想マシンシステムに
おけるアドレス変換方式を実現するための一実施
例を示す装置のブロツク図である。第１図におい
てアドレス変換方式を実現する装置はアドレスレ
ジスタ１と、アドレス変換バツフア２と、比較部
３と、選択部４と、アドレス変換部５と、アドレ
ス変換バツフア制御部６とから成立つ。仮想マシ
ンシステムに使用される実中央処理装置におい
て、仮想マシン識別子と、仮想マシン上の仮想ア
ドレス／実アドレス識別子と、仮想マシン上のア
ドレスとがアドレス情報としてアドレスレジスタ
１に与えられる。そこで、キイ部以外の仮想マシ
ン識別子と、仮想マシン上の仮想アドレス／実ア
ドレス識別子と、キイ部以外の仮想マシン上のア
ドレスの一部が、アドレスレジスタ１から信号線
１０１を介してアドレス変換バツフア２にアドレ
スとして与えられる。このアドレスに従つて、ア
ドレス変換バツフア２の内容が読出される。アド
レス変換バツフア２から読出されたデータのう
ち、仮想マシン識別子の一部分、ならびに仮想マ
シン上のアドレスの一部分が信号線１０４に出力
される。比較部３ではアドレスレジスタ１から信
号線１００を介して送出されるキイ部のデータ
と、信号線１０４を介してアドレス変換バツフア
２から読出されたデータの一部分とが比較され
る。比較部３で両データに一致がとれると信号線
１０８の信号の状態が１になる。そこで、選択部
４では信号線１０５に読出されているアドレス変
換バツフア２の内容のデータ部を選択する。信号
線１０７ではこのデータ部は実アドレスの一部と
なる。実アドレスは信号線１０７に送出されたデ
ータと、信号線１０２に送出されたデータとから
成立つ。信号線１０２に送出されたデータは、ア
ドレスレジスタ１に与えられたデータのうち、変
換が不要な部分である。上の様にして求めた実ア
ドレスを使用して、キヤツシユメモリ、または主
記憶装置をアクセスし、アドレシングする。比較
部３で上記両データ間の一致が得られなかつた場
合には、変換すべきデータを信号線１０３を介し
てアドレス変換部５へ入力し、アドレス変換した
出力を選択部４によつて選択し、信号線１０７に
出力する。この時、アドレス変換バツフア制御部
６によつてアドレスレジスタ１の値がアドレス変
換されるが、アドレス変換された値が出力される
まで保持すべき信号は信号線１０９を介してアド
レス変換バツフア制御部６から指示される。アド
レス変換された値が出力された後、信号線１１０
を介してアドレス変換バツフア２に対し、キイ部
とデータ部とを書込むための指示がアドレス変換
バツフア制御部６から送出される。
おけるアドレス変換方式を実現するための一実施
例を示す装置のブロツク図である。第１図におい
てアドレス変換方式を実現する装置はアドレスレ
ジスタ１と、アドレス変換バツフア２と、比較部
３と、選択部４と、アドレス変換部５と、アドレ
ス変換バツフア制御部６とから成立つ。仮想マシ
ンシステムに使用される実中央処理装置におい
て、仮想マシン識別子と、仮想マシン上の仮想ア
ドレス／実アドレス識別子と、仮想マシン上のア
ドレスとがアドレス情報としてアドレスレジスタ
１に与えられる。そこで、キイ部以外の仮想マシ
ン識別子と、仮想マシン上の仮想アドレス／実ア
ドレス識別子と、キイ部以外の仮想マシン上のア
ドレスの一部が、アドレスレジスタ１から信号線
１０１を介してアドレス変換バツフア２にアドレ
スとして与えられる。このアドレスに従つて、ア
ドレス変換バツフア２の内容が読出される。アド
レス変換バツフア２から読出されたデータのう
ち、仮想マシン識別子の一部分、ならびに仮想マ
シン上のアドレスの一部分が信号線１０４に出力
される。比較部３ではアドレスレジスタ１から信
号線１００を介して送出されるキイ部のデータ
と、信号線１０４を介してアドレス変換バツフア
２から読出されたデータの一部分とが比較され
る。比較部３で両データに一致がとれると信号線
１０８の信号の状態が１になる。そこで、選択部
４では信号線１０５に読出されているアドレス変
換バツフア２の内容のデータ部を選択する。信号
線１０７ではこのデータ部は実アドレスの一部と
なる。実アドレスは信号線１０７に送出されたデ
ータと、信号線１０２に送出されたデータとから
成立つ。信号線１０２に送出されたデータは、ア
ドレスレジスタ１に与えられたデータのうち、変
換が不要な部分である。上の様にして求めた実ア
ドレスを使用して、キヤツシユメモリ、または主
記憶装置をアクセスし、アドレシングする。比較
部３で上記両データ間の一致が得られなかつた場
合には、変換すべきデータを信号線１０３を介し
てアドレス変換部５へ入力し、アドレス変換した
出力を選択部４によつて選択し、信号線１０７に
出力する。この時、アドレス変換バツフア制御部
６によつてアドレスレジスタ１の値がアドレス変
換されるが、アドレス変換された値が出力される
まで保持すべき信号は信号線１０９を介してアド
レス変換バツフア制御部６から指示される。アド
レス変換された値が出力された後、信号線１１０
を介してアドレス変換バツフア２に対し、キイ部
とデータ部とを書込むための指示がアドレス変換
バツフア制御部６から送出される。
（発明の効果の説明）
本発明には以上説明したように、実中央処理装
置のアドレス変換バツフアのキイ部として、仮想
マシン識別子の一部分と仮想マシン上のアドレス
の一部とを設定し、アドレス変換バツフアのアド
レス情報としてキイ部以外の仮想マシン識別子
と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上のアドレスのキイ部以外の
アドレス情報の一部をアドレスレジスタに与え、
アドレス変換バツフアのキイ部がアドレスレジス
タの相当する部分の内容に一致したとき、データ
部として読出した実アドレスの一部、または全部
をアクセスすべきメモリの実アドレスの一部、ま
たは全部として使用することにより、仮想マシン
システムにおけるアドレス変換を高速化できると
云う効果がある。
置のアドレス変換バツフアのキイ部として、仮想
マシン識別子の一部分と仮想マシン上のアドレス
の一部とを設定し、アドレス変換バツフアのアド
レス情報としてキイ部以外の仮想マシン識別子
と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上のアドレスのキイ部以外の
アドレス情報の一部をアドレスレジスタに与え、
アドレス変換バツフアのキイ部がアドレスレジス
タの相当する部分の内容に一致したとき、データ
部として読出した実アドレスの一部、または全部
をアクセスすべきメモリの実アドレスの一部、ま
たは全部として使用することにより、仮想マシン
システムにおけるアドレス変換を高速化できると
云う効果がある。
第１図は本発明によつて構成した仮想マシンシ
ステムにおけるアドレス変換方式の一実施例を示
すブロツク図である。 １……アドレスレジスタ、２……アドレス変換
バツフア、３……比較部、４……選択部、５……
アドレス変換部、６……アドレス変換バツフア制
御部、１００〜１１０……信号線。
ステムにおけるアドレス変換方式の一実施例を示
すブロツク図である。 １……アドレスレジスタ、２……アドレス変換
バツフア、３……比較部、４……選択部、５……
アドレス変換部、６……アドレス変換バツフア制
御部、１００〜１１０……信号線。
Claims (1)
- １ 実中央処理装置に含まれ、仮想マシンシステ
ムにおいて使用されるアドレス変換方式におい
て、仮想マシン識別子の一部分と仮想マシン上の
アドレスの一部分とをキイ部として使用し、実ア
ドレスの一部分または全部をデータ部として使用
したアドレス変換バツフアと、アドレス変換テー
ブルによつて前記仮想マシン上の仮想アドレスま
たは実アドレスを実マシン上の実アドレスの一
部、または全部に変換するためのアドレス変換部
と、前記アドレス変換部によつて求めた前記実ア
ドレスの一部、または全部を前記アドレス変換バ
ツフアのデータ部に書込み、前記仮想マシン識別
子の一部と前記仮想マシン上のアドレスの一部と
をアドレス変換バツフアのキイ部に書込むための
アドレス変換バツフア制御部と、前記キイ部以外
の仮想マシン識別子、前記仮想マシン上の仮想ア
ドレス／実アドレス識別子、および前記キイ部以
外であつて前記仮想マシン上のアドレスの一部を
アドレス情報として使用し前記アドレス変換バツ
フアの書込み、読出しを実行するためのアドレス
レジスタと、前記アドレス変換バツフアから送出
された読出しデータのキイ部と、前記アドレスレ
ジスタにセツトされた前記アドレス情報の対応す
る部分とが一致するか否かを検出するための比較
部と、前記比較部によつて前記一致が検出された
時には前記アドレス変換バツフアからの読出しデ
ータを前記実マシンの前記実アドレスの一部、ま
たは全部として選択し、前記一致が検出されない
時には前記アドレス変換部によつて求めたアドレ
ス情報を前記実マシンの前記実アドレスの一部、
または全部として選択するための選択部とを具備
したことを特徴とする装置によつて構成した仮想
マシンシステムにおけるアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078663A JPS58196680A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078663A JPS58196680A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196680A JPS58196680A (ja) | 1983-11-16 |
| JPS6218064B2 true JPS6218064B2 (ja) | 1987-04-21 |
Family
ID=13668096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078663A Granted JPS58196680A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196680A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507477Y2 (ja) * | 1991-06-18 | 1996-08-14 | 蝶プラ工業株式会社 | 防滑盆 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101234A (en) * | 1977-01-28 | 1978-09-04 | Hitachi Ltd | Address converting device |
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
| JPS5562576A (en) * | 1978-10-30 | 1980-05-12 | Hitachi Ltd | Information processing unit with address conversion function |
| JPS55113182A (en) * | 1979-02-21 | 1980-09-01 | Fujitsu Ltd | Virtual computer system with tlb |
-
1982
- 1982-05-11 JP JP57078663A patent/JPS58196680A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101234A (en) * | 1977-01-28 | 1978-09-04 | Hitachi Ltd | Address converting device |
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
| JPS5562576A (en) * | 1978-10-30 | 1980-05-12 | Hitachi Ltd | Information processing unit with address conversion function |
| JPS55113182A (en) * | 1979-02-21 | 1980-09-01 | Fujitsu Ltd | Virtual computer system with tlb |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196680A (ja) | 1983-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4218743A (en) | Address translation apparatus | |
| JPH0137773B2 (ja) | ||
| JPS6218064B2 (ja) | ||
| JPS6218065B2 (ja) | ||
| JPS5853075A (ja) | 高速分離バツフアを備えた情報処理装置 | |
| JPS58196678A (ja) | 仮想マシンシステムにおけるアドレス変換方式 | |
| JPS58196677A (ja) | 仮想マシンシステムにおけるアドレス変換方式 | |
| JPS58196675A (ja) | 仮想マシンシステムにおけるアドレス変換方式 | |
| JPS58196674A (ja) | 仮想マシンシステムにおけるアドレス変換方式 | |
| JPS55105884A (en) | Address conversion device | |
| JPS58196679A (ja) | 仮想マシンシステムにおけるアドレス変換方式 | |
| JPH0573424A (ja) | 高速アドレス変換方式 | |
| JPH0318214B2 (ja) | ||
| JPS5815877B2 (ja) | バツフア・メモリ制御方式 | |
| JPS6319858Y2 (ja) | ||
| JPS60254345A (ja) | アドレス変換方式 | |
| JPS58196676A (ja) | 仮想マシンシステムにおけるアドレス変換方式 | |
| JP2510317B2 (ja) | Ｔｌｂアクセス装置 | |
| JPH0159611B2 (ja) | ||
| JPH02285440A (ja) | プリフェッチ制御方式 | |
| JPH01116745A (ja) | キャッシュメモリ制御方式 | |
| JPH0439099B2 (ja) | ||
| JPS63189955A (ja) | 仮想計算機システムにおけるデ−タ転送処理方式 | |
| JPS608971A (ja) | 中央処理装置 | |
| JPS58213371A (ja) | デ−タ処理システム |