JPS58196676A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents

仮想マシンシステムにおけるアドレス変換方式

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Publication number
JPS58196676A
JPS58196676A JP57078659A JP7865982A JPS58196676A JP S58196676 A JPS58196676 A JP S58196676A JP 57078659 A JP57078659 A JP 57078659A JP 7865982 A JP7865982 A JP 7865982A JP S58196676 A JPS58196676 A JP S58196676A
Authority
JP
Japan
Prior art keywords
address
virtual machine
real
buffer
address translation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57078659A
Other languages
English (en)
Inventor
Akihisa Makita
牧田 明久
Yoshiharu Torii
鳥井 良春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57078659A priority Critical patent/JPS58196676A/ja
Publication of JPS58196676A publication Critical patent/JPS58196676A/ja
Pending legal-status Critical Current

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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野の説明) 本発明は仮想マシンシステムにおけるアドレス変換方式
に関し、特に斯かるアドレス変換方式の構成に関する。
(従来技術の説明) 従来から仮想iシンシステムにおいては、アドレス変換
テーブルを主記憶f!置の内部に設け、仮想マシンのア
ドレスを実アドレスに変換していたため、アドレス変換
の速度が低いという欠点があった (発明の目的の説明) 本発明の目的は仮想マシン識別子の一部分と仮想マシン
上の実アドレスの一部分とをアドレス変換バッファのキ
イ部として使用し、奥アドレスの一部分または全部をア
ドレス変換バッファのデータ部として使用して仮想マシ
ン上で実アドレスのキイ部以外の部分とキイ部以外の仮
想マシン識別子トヲアドレス変換バッファのアドレスと
してアドレス変換バッファ内容の秋出し、あるいは書込
みを実行すると共に、アドレス変換バッファかも読出さ
れ大データのキイ部がアドレス情報の対応する部分と一
致した場合ICはデー一部を実アドレスの一部を九は全
部とし、−欽しなかった場合にはアドレス変換テーブル
からアドレス変換部によって求め良アドレス情報を実ア
ドレスの一部または全部として使用することによ〕上記
欠点を除去し、仮想マシンシステムにおけるアドレス変
換を高速化する方式を提供することである。
(発明の構成と作用の説明) 本発明によるアドレス変換方式は仮想マシンシステムに
おいて使用される実中央処理装置に含まれる。本発明に
よる仮想!シンシステムにおけるアドレス変換方式はア
ドレス変換バッファと、アドレスを換部と、アドレス変
換バッファ制御部と。
アドレスレジスタと、比較部と1選択部とを具備して構
成した方式である。アドレス変換バッファは仮想マシン
識別子の一部分と仮S!シン上の実アドレスの一部分と
をキイ部として使用し、アドレス変換テーブルを格納す
るものである。アドレス変換テーブルのデータ部は実ア
ドレスの一部分または全部から成立つ。よって、アドレ
ス変換部   1はアドレス変換テーブルによって仮想
マシン上の実アドレスを実!シン上の実アドレスの一部
または全部Kf換する亀のである。アドレス変換バッフ
ァ制御部はアドレス肇換部によって求めえ集アドレスの
一部または全部をアドレス変換バッファのデータ部に書
込み、仮想マシン瞭刷子の一部分と仮想マシン上の実ア
ドレスの一部分とをアドレス変換バッファのキイ部に書
込むものである。アドレスレジスタはキイ部以外の仮想
マシン識別子と、キイ部以外であって仮1M!シン上の
実アドレスの一部とをアドレス情報として使用し、アド
レス変換バッファの書込み、読出しを実行するための一
時紀憶装首である。比較部はアドレス変換バッファから
送出された読出しデータのキイ部と。
アドレスレジスタにセットされたアドレス情報の対応す
る部分とが一致するか否かを検出するものである。比較
部によって一致が検出されたときには選択部はアドレス
変換バッファからの読出しデータを実マシンの実アドレ
ス部の一部tえは全部として選択し、一致が検出されな
いと11Kt!選択部はアドレス変換部によって求めた
アドレス情報を実オシンの実アドレス部一部または全部
とじて選択する。
(v!施例の説明) 次に本発明について図面を参照して詳細に説明する。
第1図は本発明によって仮想マシンシステムにおけ為ア
ドレス変換方式を実現するための一実施例を示す装置の
ブロック図である。第1図においてアドレス変換方式を
実現する装置はアドレスレジスタ1と、アドレス変換バ
ッファ2と、比較部1と、−s駅部4と、アドレス変換
部Sと、アドレス変換バッファ制御部6とから成立つ。
仮想マシンシステムに使用される実中央処yyarii
tttcおいて、仮想マシン識別子と仮想マシン上の実
アドレスとがアドレス情−としてアドレスレジスタ1に
与えられる。+仁で、キイ部以外の仮想マシン識別子と
、キイ鄭以外の仮想マシン上の実アドレスの一部分トが
アドレスレジスタ1から信号m101を介してアドレス
変換バッフ72にアドレスとして与えられる。このアド
レスにし九がって、アドレス毅換バッファ2の内容が読
出される。アドレス変換バッファ2から読出され大デー
タのうち仮想マシン識別子の一部分、ならびに仮想マシ
ン上の実アドレスの一部分はキイ部となるが、これらの
信号が信号線104に出力される。比較部3ではアドレ
スレジスタ1から信号線100 t−介L’t”送出さ
れるキイ部のデータと、信号線104を介してアドレス
費換バソファスから読出されたデータの一部分とが比較
される。比較部3で両デー−に一致がとれると信号線1
080傷号の状態が1になる1、そこで選択部4では信
号910SK[出されているアドレス変換バッファ2の
内容のデータ部を選択する。4g号紐線101iiこの
データ部は実アドレスの一部となる。実アドレスは信号
線107に送出されたデータと、信号線102に送出さ
れたデータとから成立つ。信号III O2に送出すt
t九データはアドレスレジスタ1に与えられたデータの
うち変換が不要な部分である。上のようにして求めた夾
アドレスを使用してキャツシエメモリ、または主配憶装
置をナクセスし、アドレシングする。比較部3で上記両
データ間の一致が得られなかった場合には変換すべきデ
ータを信号線103を介してアドレス変換部5へ入力し
、アドレス変換しえ出力を選択部4によって選択し、信
号1i1107に出力する。このとき、アドレス変換バ
ッフ7制御部6によってアドレスレジスタ10値がアド
レス変換されるが、アドレス変換された値が出力される
まて保持すべI信号は信号線10−を介してアドレス変
換バッファ制御部6から指示される。アドレス変換され
た値が出力されえ後、信号線110を介してアドレス変
換バッファ2に刻しキイ部とデータ部とを書込むための
指示がアドレス変換バッファ制御部6から送出される。
(発明の効果の説明) 本発明には以上説明したように、実中央処理鋏璽のアド
レス変換バッファのキイ部として、仮想1シン緻別子の
一部分と仮想マシン上の実アドレスの一部分とを設定し
、アドレス変換バッファのアドレス情報としてキイ部以
外の仮想1シン緻別子と、&層マシン上の実アドレスの
キイ部以外のアドレス情報の一部とをアドレスレジスタ
に与え、アドレス変換バッファのキイ部がアドレスレジ
スタの相当する部分の内容に一致したとき、データ部と
して読出し九実アドレスの一部または全部をアク七スす
べきメモリの実アドレスの一部t*#i全部として使用
することKよ)仮想!シンシステムにおけるアドレス変
換を高速化できるという効果がある。
【図面の簡単な説明】
第1図に本発明によって構成した仮想マシンシステムに
おけるアドレス変換方式の一実施例を示すブロック図で
ある。 1・・・アドレスレジスタ 2・・・アドレス変換バッファ 3・・・比較部 4・・・選択部 i・・・アドレス変換部 $・・・アドレス変換パンファ制御部 100〜110・・・信号線

Claims (1)

  1. 【特許請求の範囲】 実中央処理装置に含まれ、仮想マシンシステムにおいて
    使用されるアドレス変換方式に2いて、仮想マシン識別
    子の一部分と仮想マシン上の実アドレスの一部分とをキ
    イ部として使用し、実アドレスの一部分または全部をデ
    ータ部として使用し九アドレス変換バッファと、アドレ
    ス変換テーブルによって補記仮想マシン上の実アドレス
    を実マシン上の実アドレスの一部また曇ま全部に変換す
    るためのアト【・ス変換部と、前記アドレス変換部によ
    って求めた酌記実アドレスの一部を九は全部を前記アド
    レス変換バッファのデータ部に書込み、前記仮想マシン
    識別子の一部分と前記仮想マシン上の実アドレスの一部
    分とをアドレス変換バッファのキイ部に書込むためのア
    ドレス変換バッファ制御部と、齢記キイ部以外の仮想マ
    シン識別子と。 前6cキイ部以外でめって前記仮想マシン上の実アドレ
    スの一部とをアドレス情報として使用し、前記アドレス
    変換バッファO書込み、読出しを実行するためのアドレ
    スレジスタと、前記アドレス咬換バッファから送出され
    え読出しデータのキイ部ト、鋺配アドレスレジスタにセ
    ットされた前記アドレス情報の対応する部分とが一致す
    るか否かを検出するためO比較部と、#記比較部によっ
    て前記−散が検出されたと1には前記アドレス変換バッ
    ファからの読出しデータを帥記実マシンの鋺記集アドレ
    スの一部普たは全部として選択し、前記−欽が検出され
    ないとIKは前記アドレス変換部によって求めえアドレ
    ス情報を前記実マシンの帥紀実′Tドレスの一部または
    全部として選択するための選択部とを具備したことを特
    徴とするft1lKよって構成しえ仮想マシンシステム
    におけるアドレス変換方式。
JP57078659A 1982-05-11 1982-05-11 仮想マシンシステムにおけるアドレス変換方式 Pending JPS58196676A (ja)

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JP57078659A JPS58196676A (ja) 1982-05-11 1982-05-11 仮想マシンシステムにおけるアドレス変換方式

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JPS58196676A true JPS58196676A (ja) 1983-11-16

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ID=13667981

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JP57078659A Pending JPS58196676A (ja) 1982-05-11 1982-05-11 仮想マシンシステムにおけるアドレス変換方式

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5434723A (en) * 1977-08-24 1979-03-14 Hitachi Ltd Address converting device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5434723A (en) * 1977-08-24 1979-03-14 Hitachi Ltd Address converting device

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