JPS58196678A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents
仮想マシンシステムにおけるアドレス変換方式Info
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- JPS58196678A JPS58196678A JP57078661A JP7866182A JPS58196678A JP S58196678 A JPS58196678 A JP S58196678A JP 57078661 A JP57078661 A JP 57078661A JP 7866182 A JP7866182 A JP 7866182A JP S58196678 A JPS58196678 A JP S58196678A
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- virtual machine
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス変換方式
に関し、特に斯かるアドレス変換方式の構成に関する。
に関し、特に斯かるアドレス変換方式の構成に関する。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アドレス変換
テーブルを主記憶装置の内部に設け、仮想マシン上のア
ドレスを実アドレスに変換していたため、アドレス変換
の速度が低いと云う欠点があった。
テーブルを主記憶装置の内部に設け、仮想マシン上のア
ドレスを実アドレスに変換していたため、アドレス変換
の速度が低いと云う欠点があった。
（発明の詳細な説明）
本発明の目的は、仮想マシン識別子と、仮想マシン上の
仮想アドレス／実アドレス識別子と、仮想マシン上のア
ドレスの一部分とをアドレスｔ［バッファのキイ部とし
て使用し、実アドレスの一部分または全部をアドレス変
換バッファのデータ部として使用して、仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス識別子
と、仮想マシン上でアドレスのキイ部以外の一部分とを
アドレス変換バッファのアドレスとしてアドレス変換バ
ッファ内容の読出し、あるいは書込みを実行するととも
に、アドレス＆挟バッファから読出されたデータのキイ
部が゛ｒドレス情報の対応する部分と一致した場合には
データ部を実アドレスの一部または全部とし・一致しな
かった場合にはアドレス変換テーブルからアドレス変換
部によって求めたアドレス情報を実アドレスの一部また
は全部として使用することにより上記欠点を除去し、仮
想マシンシステムにおけるアドレス変換を高速化する方
式を提供することである。
仮想アドレス／実アドレス識別子と、仮想マシン上のア
ドレスの一部分とをアドレスｔ［バッファのキイ部とし
て使用し、実アドレスの一部分または全部をアドレス変
換バッファのデータ部として使用して、仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス識別子
と、仮想マシン上でアドレスのキイ部以外の一部分とを
アドレス変換バッファのアドレスとしてアドレス変換バ
ッファ内容の読出し、あるいは書込みを実行するととも
に、アドレス＆挟バッファから読出されたデータのキイ
部が゛ｒドレス情報の対応する部分と一致した場合には
データ部を実アドレスの一部または全部とし・一致しな
かった場合にはアドレス変換テーブルからアドレス変換
部によって求めたアドレス情報を実アドレスの一部また
は全部として使用することにより上記欠点を除去し、仮
想マシンシステムにおけるアドレス変換を高速化する方
式を提供することである。
（発明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシンシステムに
おいて使用される実中央処理装置に含まれる。 本発明
による仮想マシンシステムにおけるアドレス変換方式は
アドレス変換バッファと、アドレス変換部と、アドレス
情報・・ツ １ファ制御部と、アドレス
レジスタと、比較部と、選択部とを具備して構成した方
式である。
おいて使用される実中央処理装置に含まれる。 本発明
による仮想マシンシステムにおけるアドレス変換方式は
アドレス変換バッファと、アドレス変換部と、アドレス
情報・・ツ １ファ制御部と、アドレス
レジスタと、比較部と、選択部とを具備して構成した方
式である。
アドレス変換バッファは疲想マシン識別子と、仮想マシ
ン上の仮想アドレス／実アドレス識別子と、仮想マシン
上のアドレスの一部分とをキイ部として使用［７、アド
レス変換テーブルを格納するものである。
ン上の仮想アドレス／実アドレス識別子と、仮想マシン
上のアドレスの一部分とをキイ部として使用［７、アド
レス変換テーブルを格納するものである。
アドレス変換テーブルのデータ部は実アドレスの一部分
、まえは全部から成立つ。
、まえは全部から成立つ。
よって、アドレス変換部はアドレス変換テーブルによっ
て仮想マシン上の仮想アドレス、を九は実アドレスを実
マシン上の実アドレスＯ−ｓ、または全部に変換するも
のである。
て仮想マシン上の仮想アドレス、を九は実アドレスを実
マシン上の実アドレスＯ−ｓ、または全部に変換するも
のである。
アドレス変換バッファ制御部はアドレス変換部によって
求めた実アドレスの一部、゛または全部をアドレス変換
バッファのデータ部に書込み、仮想マシン識別子と、仮
想マシン上の仮芦アドレス／実アドレス訣別子と、仮想
マシン上のアドレスの一部トｔ−アドレス変換バッファ
のキイ部に書込むものである アドレスレジスタはキ
イ部以外であって仮想マシン上のアドレスの一部をアド
レス情報として使用し、アドレス変換バッファの書込み
、続出しを実行するための一時記憶装置である。 比較
部はアドレス変換バッファから送出された絖出しデータ
のキイ部と、アドレスレジスタにセットされたアドレス
情報の対応する部分とが一致するか否かを検出するもの
である。 比較部によって一致が検出されたときには、
選択部はアドレス変換バッファからの続出しデータを実
マシンの実アドレス部の一部、または全部として選択し
、一致が検出されないときには、選択部はアドレス変換
部によって求めたアドレス情報を実マシンの実アドレス
の一部、または全部として選択する。
求めた実アドレスの一部、゛または全部をアドレス変換
バッファのデータ部に書込み、仮想マシン識別子と、仮
想マシン上の仮芦アドレス／実アドレス訣別子と、仮想
マシン上のアドレスの一部トｔ−アドレス変換バッファ
のキイ部に書込むものである アドレスレジスタはキ
イ部以外であって仮想マシン上のアドレスの一部をアド
レス情報として使用し、アドレス変換バッファの書込み
、続出しを実行するための一時記憶装置である。 比較
部はアドレス変換バッファから送出された絖出しデータ
のキイ部と、アドレスレジスタにセットされたアドレス
情報の対応する部分とが一致するか否かを検出するもの
である。 比較部によって一致が検出されたときには、
選択部はアドレス変換バッファからの続出しデータを実
マシンの実アドレス部の一部、または全部として選択し
、一致が検出されないときには、選択部はアドレス変換
部によって求めたアドレス情報を実マシンの実アドレス
の一部、または全部として選択する。
（実施例の説明）
次に本発明について図面を参照して詳細に説明する。
第１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するだめの一実施例を示す装置の
ブロック図である。
ドレス変換方式を実現するだめの一実施例を示す装置の
ブロック図である。
８１図においてアドレス変換方式を実現する装置はアド
レスレジスタ１と、アドレス変換バツファ２と、比較部
３と、選択部４と、アドレス変換部５と、アドレス変換
バッファ制御部６とから成立つ。 仮想マシンシステム
に使用さｈる実中央処理装置において、仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス識別子
と、仮想マシン上のアドレスとがアドレス情報としてア
ドレスレジスタ１に与えラレる。
レスレジスタ１と、アドレス変換バツファ２と、比較部
３と、選択部４と、アドレス変換部５と、アドレス変換
バッファ制御部６とから成立つ。 仮想マシンシステム
に使用さｈる実中央処理装置において、仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス識別子
と、仮想マシン上のアドレスとがアドレス情報としてア
ドレスレジスタ１に与えラレる。
そこで、仮セマシン上のアドレスの一部が、アドレスレ
ジスタｌから信号線１０１を介してアドレス変換バッフ
ァ２にアドレスとし、て与えられる。 このアドレス
にしたがって、アドレス変換バッファ２の内容が続出さ
れる。
ジスタｌから信号線１０１を介してアドレス変換バッフ
ァ２にアドレスとし、て与えられる。 このアドレス
にしたがって、アドレス変換バッファ２の内容が続出さ
れる。
アドレス変換バッファ２から続出されたデータのうち、
仮想マシン鍾別子、仮デマシン上の仮想アドレス／央ア
ドレス識別子、ならびに仮想マシン上のアドレスのうち
のアドレス変換バッファのアドレス情報となるもの以外
のデータの一部分が信号＃ １０４ Ｋ出力される。
仮想マシン鍾別子、仮デマシン上の仮想アドレス／央ア
ドレス識別子、ならびに仮想マシン上のアドレスのうち
のアドレス変換バッファのアドレス情報となるもの以外
のデータの一部分が信号＃ １０４ Ｋ出力される。
比較部３ではアドレスレジスタ１かも１号１１１０９を
介してｊ玉出されるキイ部のデータと、信号線１０４を
介してアドレス変換バッファ２から読出されたデータの
一部分とが比較される。
介してｊ玉出されるキイ部のデータと、信号線１０４を
介してアドレス変換バッファ２から読出されたデータの
一部分とが比較される。
比較部３で円データに一致がとれると信号線１１０８ｖ
ｉｔの状態が１になる。 そこで、選択部４では（ＩＱ
−１０５に続出されているアドレス変換バッファ２の内
容のデータ部を蟲択する。
ｉｔの状態が１になる。 そこで、選択部４では（ＩＱ
−１０５に続出されているアドレス変換バッファ２の内
容のデータ部を蟲択する。
信号−１０７ではこのデータ部は実アドレスの一部とな
る。 夾アドレスは信号＃１０７に送出されたｆ−夕と
、信号線１０２に送出されたデータとから成立つ。 信
号線１０２に送出されたデータは、アドレスレジスタ１
に与えられ九データのうち、変換が不要な部分である０ ■二のようにして求めた夾アドレスを使用して、キャッ
シュメモリ、ｔ７ｖａ主記憶装置を７り−にスし、アド
レシングする。 比較部３で上記内データ間の一致が得
られなかった場合には、変換すべきデータを信号Ｉ＃ｌ
１１０３を介してアドレス６エ、ヘヵヵし、ア）” ｖ
、ｘ、 ｇ ＄１カカを、 −□１択部４によ−っ
て選択し、信号線１０７に出力する。
る。 夾アドレスは信号＃１０７に送出されたｆ−夕と
、信号線１０２に送出されたデータとから成立つ。 信
号線１０２に送出されたデータは、アドレスレジスタ１
に与えられ九データのうち、変換が不要な部分である０ ■二のようにして求めた夾アドレスを使用して、キャッ
シュメモリ、ｔ７ｖａ主記憶装置を７り−にスし、アド
レシングする。 比較部３で上記内データ間の一致が得
られなかった場合には、変換すべきデータを信号Ｉ＃ｌ
１１０３を介してアドレス６エ、ヘヵヵし、ア）” ｖ
、ｘ、 ｇ ＄１カカを、 −□１択部４によ−っ
て選択し、信号線１０７に出力する。
このとき、アドレス変換バッファ制御部６によってアド
レスレジスタ１の値がアドレス変換されるが、アドレス
変換された値が出力される壕で保持すべき信号は信号線
１０９を介してアドレス変換バッファ制御部６から指示
される。
レスレジスタ１の値がアドレス変換されるが、アドレス
変換された値が出力される壕で保持すべき信号は信号線
１０９を介してアドレス変換バッファ制御部６から指示
される。
アドレス変換された値が出力された後、信号線１１０を
介してアドレス変換バッファ２に対し、キイ部とデータ
部とを書込む丸めの指示がアドレス変換バッファ制御部
６から送出される。
介してアドレス変換バッファ２に対し、キイ部とデータ
部とを書込む丸めの指示がアドレス変換バッファ制御部
６から送出される。
（発明の詳細な説明）
本発明には以上説明したように１実中央処理装置のアド
レス変換バッファのキイ部として、仮想マシン識別子と
、仮想ｉシン上の仮想アドレス／実アドレス識別子と、
仮想マシン上のアドレスの一部とを設定し、アドレス変
換バッファのアドレス情報として仮想マシン上のアドレ
スのキイ部以外のアドレス情報の一部を７ドレスレジス
タに与え、アドレス変換バッファのキイ部がアドレスレ
ジスタの相当する部分の内容に一致し九とき、データ部
として続出し九実アドレスの一部Ｓまたは全部をアクセ
スすべきメそりの実アドレスの一部、または全部として
使用することにより、仮想マシンシステムにおけるアド
レス変換を高速化できると云う効果がある。
レス変換バッファのキイ部として、仮想マシン識別子と
、仮想ｉシン上の仮想アドレス／実アドレス識別子と、
仮想マシン上のアドレスの一部とを設定し、アドレス変
換バッファのアドレス情報として仮想マシン上のアドレ
スのキイ部以外のアドレス情報の一部を７ドレスレジス
タに与え、アドレス変換バッファのキイ部がアドレスレ
ジスタの相当する部分の内容に一致し九とき、データ部
として続出し九実アドレスの一部Ｓまたは全部をアクセ
スすべきメそりの実アドレスの一部、または全部として
使用することにより、仮想マシンシステムにおけるアド
レス変換を高速化できると云う効果がある。
第１図は本発明によって構成した仮想マシンシステムに
おけるアドレス変換方式の一実施例を示すブロック図で
ある。 ｌ・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部５・・・アド
レス質換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人 日本電気株式会社
おけるアドレス変換方式の一実施例を示すブロック図で
ある。 ｌ・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部５・・・アド
レス質換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人 日本電気株式会社
Claims (1)
- 実中央処理装置に含まれ、仮想マシンシステムにおいて
使用されるアドレス変換方式においてＮ仮想マシン識別
子、仮想マシン上の仮想アドレス／実アドレス識別子、
および仮想マシン上のアドレスの一部をキイ部として使
用し、実アドレスの一部分または全部をデータ部として
使用したアドレス変換バッファと、アドレス変換テーブ
ルによって前記仮想マシン上の仮想アドレスまたは実ア
ドレスを夷！シン上の実アドレスの一部、または全部に
変換するためのアドレス変換部と、前記アドレス変換部
によって求めた前記実アドレスの一部、または全部を前
記アドレス変換バッファのデータ部に書込み、前記仮想
マシン識別子と、前記仮想マシン上の仮想アドレス／実
アドレス識別子と、前記仮想マシン上のアドレスの一部
とをアドレス変換バッファのキイ部に書込む丸めのアド
レス変換パンファ制御部と、前記キイ部以外であって前
記仮想マシン上のアドレスの一部をアドレス情報として
使用し前記アドレス変換バッファの書込み）絖出しを実
行するためのアドレスレジスタと、前記アドレス変換バ
ッファから送出され九読出シデータのキイ部と、前記ア
ドレスレジスタにセットされた前記アドレス情報の対応
する部分とが一致するか否かを検出する丸めの比較部と
、前記比較部によって前記一致が検出されたときには前
記アドレス変換バッファからの読出しデータを前記集マ
シンの前記実アドレスの一部、または全部として選択し
、前記一致が検出されないときには前記アドレス変換部
によって求めたアドレス情報を前記実マシンの前記実ア
ドレスの一部、または全部として選択するための選択部
とを具備したことを特徴とする装置によって構成し九仮
想マシンシステムにおけるアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078661A JPS58196678A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078661A JPS58196678A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196678A true JPS58196678A (ja) | 1983-11-16 |
Family
ID=13668038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078661A Pending JPS58196678A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196678A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
-
1982
- 1982-05-11 JP JP57078661A patent/JPS58196678A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
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